JPH04362597A - 電流センスアンプ回路 - Google Patents

電流センスアンプ回路

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JPH04362597A
JPH04362597A JP3137327A JP13732791A JPH04362597A JP H04362597 A JPH04362597 A JP H04362597A JP 3137327 A JP3137327 A JP 3137327A JP 13732791 A JP13732791 A JP 13732791A JP H04362597 A JPH04362597 A JP H04362597A
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JP
Japan
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voltage
amplifier circuit
nmos
connection point
gate
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JP3137327A
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English (en)
Inventor
Kyoichi Izumi
出水　京一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電流センスアンプ回路に
関し、特に半導体記憶装置に使用される電流センスアン
プ回路に関する。
【０００２】
【従来の技術】従来の電流センスアンプ回路は、半導体
記憶装置内の半導体記憶部の読みだし回路として使用さ
れ半導体記憶部の記憶情報によって微少な電流が流れる
か流れないかを認識し、論理的に“１”または“０”の
電気的なレベルを出力するためのものである。
【０００３】図４は紫外線消去可能な（ＵＶＥ）ＰＲＯ
Ｍに使用する電流センスアンプ回路の従来例の回路図、
図５は図４の従来例の電流センスアンプ回路に於て半導
体記憶部に電荷が書き込まれずにしきい値電圧が低いメ
モリセルを選択したときの動作波形図、図６は図４の従
来例の電流センスアンプ回路に於て半導体記憶部に電荷
が書き込まれているためしきい値電圧が高いメモリセル
を選択した動作波形図である。
【０００４】この従来の電流センスアンプ回路は、図４
に示すように、半導体記憶部のＮチャネルＭＯＳトラン
ジスタ（ＮＭＯＳ）４、２１のドレイン側Ｃ（以下、デ
ジット線Ｃと称す）とデジット線Ｃとシリアルに接続さ
れたＮＭＯＳ３（以下、Ｙセレクタ３と称す）のドレイ
ン側接続点Ｂに接続すす構成となっている。
【０００５】カレントミラー回路を構成している２個の
ＰＭＯＳ１、５と、相補性インバータ１９の相補性イン
バータ１９の出力信号をゲート入力とし、ソース側が相
補性インバータ１９の入力側とＹセレクタ３の接続点Ｂ
に接続され、ドレイン側がＰＭＯＳ１のドレイン側接続
点Ａに接続されているＮＭＯＳ２とＰＭＯＳ５とでレシ
オインバータを構成しているＮＭＯＳ６とで構成されて
いる。又ＮＭＯＳ６のゲートに接続点Ｄのリファレンス
電圧を入力するために電荷が書き込まれずにしきい値電
圧が低いＮＭＯＳ４と同じ能力であるＮＭＯＳ１２のゲ
ートと電源を接続し、ドレイン側をＹセレクタ３と同じ
能力であるＮＭＯＳ１１のソース側とし、ＮＭＯＳ１１
のゲートを電源、ドレイン側を相補性インバータ１９と
同じ能力である相補性インバータ２０の入力とし、相補
性インバータ２０の出力信号をゲート入力としソース側
が相補性インバータ２０の入力でありドレイン側がＰＭ
ＯＳ１と同じ能力であるＰＭＯＳ９のドレイン側とゲー
トに接続されているＮＭＯＳ２と同じ能力であるＮＭＯ
Ｓ１０と、ゲートがＰＭＯＳ９のゲートでありドレイン
がＮＭＯＳ８のゲートとドレイン側に接続されているＰ
ＭＯＳ５と同じ能力であるＰＭＯＳ７とから成る回路と
で構成されている。
【０００６】接続点Ｄのリファレンス電圧を作り出す回
路側は、まずＮＭＯＳ１１、１２がＯＮ状態にあり接続
点Ｆは“Ｌ”レベルとなる。また、相補性インバータ２
０の出力レベルは〔接続点Ｆのレベル＋ＮＭＯＳ１０の
しきい値〕以上となりＮＭＯＳ１０はＯＮ状態となる。 接続点Ｅは（電源電圧−｜ＰＭＯＳ９のしきい値｜）以
下となり、ＰＭＯＳ９がＯＮ状態となる。又、ＰＭＯＳ
７のゲートレベルも接続点ＦのレベルとなりＯＮ状態と
なる。
【０００７】ＰＭＯＳ９には電流Ｉ１が流れるのでＰＭ
ＯＳ７には（電流Ｉ１×｛ＰＭＯＳ７のディメンジョン
）／（ＰＭＯＳ９のディメンジョン））という電流が流
れ、ＮＭＯＳ８がＯＮ状態となる。又、接続点Ｄのレベ
ルは、ＰＭＯＳ７とＮＭＯＳ８のレシオ比によって決ま
りセンスアンプ側の基準電圧となる。
【０００８】一方入力端子Ａ１、Ａ２に“Ｈ”レベルが
入力された場合、フローティングゲートに電子が注入さ
れていないセルＮＭＯＳ４が選択され、図５に示すよう
にデジット線Ｃの付加容量に充電するために一時に多大
な電流が流れるが、その後接続点Ｂ、Ｃ共に“Ｌ”状態
に安定する。その後、相補性インバータ１９の出力レベ
ルは（接続点Ｂのレベル＋ＮＭＯＳ２のしきい値）以上
のレベルとなり、ＮＭＯＳ２はＯＮ状態となる。接続点
Ａは（電源電圧−｜ＰＭＯＳ１のしきい値｜）以下とな
り、ＰＭＯＳ１がＯＮ状態となる。
【０００９】また、ＰＭＯＳ５のゲートレベルも接続点
ＡのレベルとなりＯＮ状態となる。ＰＭＯＳ１には電流
Ｉ１と同じ量の電流Ｉ２が流れるのでＰＭＯＳ５には（
電流Ｉ２×（ＰＭＯＳ５のディメンジョン）／（ＰＭＯ
Ｓ１のディメンジョン））という電流が流れ、（ＮＭＯ
Ｓ６のディメンジョン）＜（ＮＭＯＳ８のディメンジョ
ン）としておくことにより、接続点Ｇの電位は接続点Ｄ
の電位よりも高いレベルとなるため、出力Ｏは“Ｌ”レ
ベルとなる。
【００１０】又、入力端子Ａ１、Ａ３に“Ｈ”レベルが
入力された場合、フローティングゲートに電子が注入さ
れているセルＮＭＯＳ２１が選択され、図６に示すよう
にデジット線Ｃの付加容量に充電するために一時に多大
な電流Ｉ２が流れるが、その後流れなくなり接続点Ｂ、
Ｃ共に“Ｈ”状態に安定する。その後、相補性インバー
タ１９の出力レベルは（接続点Ｂのレベル＋ＮＭＯＳ２
のしきい値）以下となり、ＮＭＯＳ２はＯＦＦ状態とな
る。接続点Ａは（電源電圧−｜ＰＭＯＳ１のしきい値｜
）程度となりＰＭＯＳ１がＯＦＦ状態となる。
【００１１】また、ＰＭＯＳ５のゲートレベルも接続点
ＡのレベルとなりＯＦＦ状態となる。そのため、（（Ｐ
ＭＯＳ５のｇｍ）＜（ＮＭＯＳ６のｇｍ））となるため
に、接続点Ｇの電位は“Ｌ”となり、出力Ｏは“Ｈ”レ
ベルとなる。
【００１２】
【発明が解決しようとする課題】前述した従来の電流セ
ンスアンプ回路は、半導体記憶部のＮＭＯＳへ電流が流
れるか、又は、流れないかを感知し、半導体記憶部のＮ
ＭＯＳの情報を出力している。
【００１３】そのため、半導体記憶部のＮＭＯＳへ電流
が流れない状態を作るため、ＵＶＥＰＲＯＭの半導体記
憶部のＮＭＯＳはフローティングゲートに電子を注入す
ることにより半導体記憶部のＮＭＯＳのしきい値電圧を
上げ、通常の電源電圧ではＯＮ状態にならない様にされ
ているが十分に電子を注入するには、注入する時間を長
くする。もしくは、高電圧による電子の注入を行わなけ
ればならないという問題点があった。
【００１４】本発明の目的は、前記問題点を解決し、短
時間で書き込まれ、高電圧も必要でない電流センスアン
プ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明の電流センスアン
プ回路の構成は、デジット線とシリアルに接続されたＹ
セレクタを介して設けたレシオインバータと、前記レシ
オインバータにリファレンク電圧を与える電圧発生回路
とを備えた電流センスアンプ回路において、前記レシオ
インバータに差動増幅回路を付加したことを特徴とする
。
【００１６】
【実施例】次に、本発明の一実施例のセンスアンプとリ
ファレンス電圧発生回路とを、図１等を参照して説明す
る。
【００１７】図１は本発明の一実施例の電流センスアン
プ回路の回路図、図２は図１において半導体記憶部のフ
ローティングゲート中の電荷がなく十分低いしきい値電
圧（以下ＶＴＭ４と称す）を持つメモリセルを選択した
ときの各接続点の動作を示す波形図であり、図３は図１
において半導体記憶部のフローティングゲート中に電荷
が小量しかなく電源電圧よりは低いがＶＴＭ４よりは高
いしきい値電圧（以下ＶＴＭ２２と称す）を持つメモリ
セルを選択したときの各接続点の動作波形を示す波形図
である。
【００１８】図１において、本実施例は、ＰＭＯＳ１，
５，７，９，１３，１５と、ＮＭＯＳ２，３，６，８，
１０，１１，１４，１６，１７，１８と、相補性インバ
ータ１９，２０と、フローティングゲートの電荷がない
ＮＭＯＳ４，１２と、フローティングゲートの電荷が小
量しかないＮＭＯＳ２２とを備えている。
【００１９】即ち本実施例の電流センスアンプ回路の構
成は、ソース側を電源に接続しゲートをドレイン側に接
続する第１のＰチャネルトランジスタ（以下ＰＭＯＳと
称す）と、ソース側を接地としゲートを電源とし、ドレ
イン側が第１のＰＭＯＳのドレイン側である第１のＮチ
ャネルトランジスタ（以下ＮＭＯＳと称す）と、ソース
側を接地としゲートを前記第１のＰＭＯＳのドレイン側
である第２のＮＭＯＳと、ゲートが電源、ソース側が第
２のＮＭＯＳのドレインである第３のＮＭＯＳと入力が
第３のＮＭＯＳのドレインである第１の相補性インバー
タと、ソース側を前記第１のインバータの入力でありゲ
ートが前記第１のインバータの出力である第４のＮＭＯ
Ｓと、ソース側が電源と接続されドレイン側とゲートが
前記第４のＮＭＯＳのドレイン側である第２のＰＭＯＳ
と、ソース側が電源と接続されゲートが前記第２のＰＭ
ＯＳのゲートである第３のＰＭＯＳとソース側を接地し
ドレイン側とゲートが前記第３のＰＭＯＳのドレインで
ある第５のＮＭＯＳと、ソース側を接地しゲートを前記
第５のＮＭＯＳのゲートである第６のＮＭＯＳと、ソー
ス側が電源でドレイン側とゲートが前記第６のＮＭＯＳ
のドレインである第４のＰＭＯＳとから成る回路と、第
２の相補性インバータと、前記第２の相補性インバータ
の出力信号をゲート入力としソース側を前記第２の相補
性インバータの入力側へ接続する第７のＮＭＯＳと、ソ
ース側を電源と接続しドレイン側とゲートを前記第７の
ＮＭＯＳのドレイン側と接続する第５のＰＭＯＳと、ソ
ース側が電源と接続しゲートが前記第５のＰＭＯＳのゲ
ートである第６のＰＭＯＳと、ソース側を接地しゲート
を前記第５のＮＭＯＳのゲートでありドレイン側が前記
第６のＰＭＯＳのドレイン側と接続されている第８のＮ
ＭＯＳと、ソース側を接地してゲートが前記第８のＮＭ
ＯＳのドレイン側である第９のＮＭＯＳと、ソース側が
電源と接続されていてゲートが前記第４のＰＭＯＳのゲ
ートでありドレインが前記第９のＮＭＯＳのドレイン側
と接続されて出力となる第７のＰＭＯＳとを備えている
。
【００２０】（電源電圧−ＶＴＭ２２＜電源電圧−ＰＭ
ＯＳ１７のしきい値電圧−ＶＴＭ４＜電源電圧−ＶＴＭ
４）という条件下で動作し、まずリファレンス電圧を作
り出すための回路中のしきい値がＶＴＭ４のＮＭＯＳ１
２のゲート入力をＰＭＯＳ１７のディメンジョンをＮＭ
ＯＳ１８のディメンジョンより小さくすることにより（
電源電圧−ＰＭＯＳ１７のしきい値電圧）程度の電圧が
加えられることにより、接続点Ｅの電圧は（電源電圧−
ＶＴＭ２２＜電源電圧−ＰＭＯＳ１７のしきい値電圧−
ＶＴＭ４＜電源電圧−ＶＴＭ４）となることとＰＭＯＳ
１，５，７，９が同じディメンジョン，ＮＭＯＳ３，１
１が同じディメンジョン，ＮＭＯＳ２，１０が同じディ
メンジョン，相補性インバータ１９，２０が同じ能力で
あることから、接続点Ｅに流れる電流Ｉ１は、入力端子
Ａ１、Ａ２が電源電圧になりＹセレクタ３としきい値が
ＶＴＭ４であるＮＭＯＳ４がＯＮ状態となったときに接
続点Ａに流れる電流Ｉ２よりも小さく、また入力端子Ａ
１、Ａ３が電源電圧になりＹセレクタ３としきい値がＶ
ＴＭ２２であるＮＭＯＳ２２がＯＮ状態となったときに
接続点Ａに流れる電流Ｉ２よりも大きくなる。
【００２１】そのため、ＮＭＯＳ４が選択されたときに
は図２に示すように接続点Ａの電位は電流Ｉ２が接続点
Ｅに流れる電流Ｉ１より多く流れることから、接続点Ｅ
の電位に較べて接続点Ａの電位は低くなり、接続点Ｇの
電位は同じディメンジョンのＰＭＯＳ５，７，同じディ
メンジョンノＮＭＯＳ６，８のため、接続点Ｄの電位に
較べて高くなり、さらに同じディメンジョンのＰＭＯＳ
１３と１５、同じディメンジョンのＮＭＯＳ１４と１６
から構成されている差動増幅器により接続点Ｇの方が接
続点Ｄよりも高いことから、出力Ｏには接地電位に近い
出力“Ｌ”となる。
【００２２】又、逆にＮＭＯＳ２２が選択されたときに
は接続点Ａの電位は電流Ｉ２が流れにくいことから、接
続点Ｅの電位に較べて高くなり、接続点Ｇの電位は接続
点Ｄに較べて低くなり、前記のＰＭＯＳ１３、１５、Ｎ
ＭＯＳ１４、１６とから構成されている差動増幅器によ
り、接続点Ｇの方が接続点Ｄよりも低いことから、出力
Ｏには電源電位に近い“Ｈ”となる。
【００２３】図１に示す回路の半導体記憶部は、ＮＭＯ
Ｓの横積みのメモリセルを使用したが、ＥＥＰ−ＲＯＭ
の半導体メモリセルでも同じ効果があり、フローティン
グゲート中の電荷が書き込みが浅いためにしきい値の変
化が十分でないメモリセルの識別が可能となる。
【００２４】
【発明の効果】以上説明したように、本発明は、特にリ
ファレンス電圧発生回路のＮＭＯＳ１２の入力電圧を（
電源電圧−ＰＭＯＳ１７のしきい値電圧）とすることと
、差動増幅回路を付加することにより、半導体記憶部の
メモリセルのフローティングゲート中に電子が少ししか
なく、そのしきい値が電源電圧以下であるＰ−ＲＯＭに
対して読み込みが可能となるために、長時間の書き込み
または高電圧での書き込みが不用になるという効果があ
る。
【図面の簡単な説明】
【図１】本発明の一実施例の電流センスアンプ回路の回
路図である。
【図２】図１の回路に於いて第１，第２の入力端子が選
択されたときの各点の動作波形図である。
【図３】図１の回路に於いて第１，第３の入力端子が選
択されたときの各点の動作波形図である。
【図４】従来のセンスアンプの回路図である。
【図５】図４の回路に於いて第１，第２の入力端子が選
択されたときの各点の動作波形図である。
【図６】図４の回路に於いて第１，第３の入力端子が選
択された時の各点の動作波形図である。
【符号の説明】
１，５，７，９，１３，１５　　　　ＰＭＯＳ２，３，
６，８，１０，１１，１４，１６，１７，１８　　　　
ＮＭＯＳ １９，２０　　　　相補性インバータ ４，１２　　　　フローティングゲートの電荷がないＮ
ＭＯＳ ２１　　　　フローティングゲートの電荷が十分あるＮ
ＭＯＳ ２２　　　　フローティングゲートの電荷が小量しかな
いＮＭＯＳ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　デジット線とシリアルに接続されたＹ
    セレクタを介して設けたレシオインバータと、前記レシ
    オインバータにリファレンク電圧を与える電圧発生回路
    とを備えた電流センスアンプ回路において、前記レシオ
    インバータに差動増幅回路を付加したことを特徴とする
    電流センスアンプ回路。
  2. 【請求項２】　　リファレンス電圧を与える電圧発生回
    路は、電界効果トランジスタの電圧降下分によって駆動
    されている請求項１記載の電流センスアンプ回路。
JP3137327A 1991-06-10 1991-06-10 電流センスアンプ回路 Pending JPH04362597A (ja)

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JP3137327A JPH04362597A (ja) 1991-06-10 1991-06-10 電流センスアンプ回路
US07/891,807 US5255233A (en) 1991-06-10 1992-06-01 Non-volatile semiconductor memory device equipped with sense amplifier circuit for discriminating small differential voltage level

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