JP5759091B2 - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

Description

本発明は半導体記憶装置及び半導体記憶装置の製造方法に関し、特に、選択線を駆動するための選択線駆動回路を備える半導体記憶装置及びその製造方法に関する。

ＤＲＡＭ(Dynamic Random Access Memory)では一般に、階層型ワード線が用いられる。特許文献１には、階層型ワード線を用いて構成したＤＲＡＭの例が開示されている。

階層型ワード線を用いる場合、ワード線は上位となるメインワード線と下位となるサブワード線に階層化される。各サブワード線はサブワード線駆動回路によってメインワード線と接続されており、外部から入力されるロウアドレスに基づいてメインワード線及びサブワード線駆動回路が活性化すると、対応するサブワード線も活性化する。

特開２００６−２７０１２６号公報

サブワード線には多数のメモリセルが接続されるため、サブワード線駆動回路を構成するトランジスタには比較的高い駆動能力が要求される。したがって各トランジスタのゲート幅をある程度大きくして電流駆動能力を確保する必要がある。

十分なゲート幅を確保するために、従来、サブワード線駆動回路の設置領域をサブワード線の延伸方向（行方向）に長く取るようにしている。これは、サブワード線駆動回路はサブワード線の配列方向（列方向）に並べて配置されるため、サブワード線駆動回路の設置領域をサブワード線の配列方向に長くする余地がないからである。

しかしながら、サブワード線駆動回路の設置領域を行方向に長く取ると、当然ＤＲＡＭ全体の大きさが大きくなってしまう。そこで、サブワード線駆動回路の性能を損なわずに、行方向におけるサイズをより短くすることが求められている。

ここで、サブワード線駆動回路を構成する各トランジスタのソース、ドレイン領域とサブワード線などとを接続するコンタクトプラグは、ホールＳＡＣ(Self Align Contact)と呼ばれる技術を用いて形成される。この技術では、初めにゲート電極の上面及び側面をシリコン窒化膜からなるゲートギャップ及びサイドウォールで覆っておき、さらにその上からセンスアンプ全体をシリコン酸化膜で覆う。次にマスクを用いてシリコン酸化膜を選択エッチングすることで、ソース、ドレイン領域上にコンタクトホールを設ける。最後に、コンタクトホール内に導電層を埋め込むことで、コンタクトプラグが自己整合的に形成される。

ホールＳＡＣは、上記選択エッチングに用いるマスクがコンタクトホールごとに穴（ホール）を有していることから、この名前が付けられている。

しかしながら上記技術には、コンタクトプラグとゲート電極との間の距離が長くなってしまうという問題がある。すなわち、コンタクトホールは非常に狭い穴であるため、十分なホールが形成されるまでにある程度の時間を要する。これは、狭い穴の中ではエッチャントの移動に時間を要するからである。このため、ゲート電極へのダメージを防止するためにゲートギャップやサイドウォールをある程度厚くせざるを得ず、その厚さの分だけコンタクトプラグとゲート電極との間の距離が長くなってしまうのである。

コンタクトプラグとゲート電極との間の距離を短縮できれば、サブワード線駆動回路の内部を高密度化することが可能になり、サブワード線駆動回路の性能を損なわずに、行方向におけるサイズをより短くすることが可能になる。

同様のことは、サブワード線駆動回路のみならず、選択線（ワード線も選択線のひとつである。）を駆動するための他の回路、例えばカラム選択線を駆動するためのカラムデコーダにおいても当てはまる。

本発明による半導体記憶装置の製造方法は、選択線を駆動する選択線駆動回路を構成する各トランジスタのソース領域又はドレイン領域のための複数のコンタクトプラグが、各トランジスタのコンタクトプラグを形成すべき部分に跨って設けられたライン形状の開口部を有するマスクを用いて前記各トランジスタを覆う絶縁層を選択エッチングするラインＳＡＣ技術を用いて形成されることを特徴とする。

また、本発明による半導体記憶装置は、ピッチＰで配列される複数の選択線と、それぞれ少なくとも２つのゲート電極パターンを含み、前記選択線の延伸方向に並べて配置される複数のゲート電極パターンセットとを備え、前記少なくとも２つのゲート電極パターンは、それぞれ前記選択線の延伸方向に延設され、かつ前記選択線の配列方向に並列配置され、前記各ゲート電極パターンセットの前記選択線の配列方向の長さは、前記ピッチＰの６倍以下であり、前記複数のゲート電極パターンセットに含まれる各ゲート電極パターンは、２つの選択線駆動回路のための複数のトランジスタのゲートを構成することを特徴とする。

本発明によれば、マスクの開口部が複数のコンタクトプラグに跨って設けられたライン形状となっているため、ホールＳＡＣ技術を用いる場合に比べ、エッチャントが効率よくコンタクトホール内を移動することができる。したがって、コンタクトプラグとゲート電極との間の距離を短縮できる。

本発明の好ましい実施の形態による半導体記憶装置の構造を示す図である。 本発明の好ましい実施の形態によるメモリセル領域の回路構成を示す図である。 本発明の好ましい実施の形態によるメモリセル領域内における活性領域のレイアウトを示す図であり、図２に示した領域Ａを拡大して示している。 本発明の好ましい実施の形態によるメモリセルの回路構成を示す図である。 図１に示した半導体記憶装置のより詳細な回路構成を示す図である。 図５に示したサブワード線ドライバの内部回路を示す図である。 本発明の好ましい実施の形態によるサブワード領域の立体構造を示す図である。 （ａ）は、本発明の好ましい実施の形態によるサブワード領域の平面パターンレイアウトを示す図である。（ｂ）は、本発明の比較例によるサブワード領域の平面パターンレイアウトを示す図である。 （ａ）は、図８（ａ）に示したサブワード領域の平面パターンレイアウト上に、サブワード線ドライバと接続するサブワード線の配線レイアウトを表示した図である。（ｂ）は、図８（ｂ）に示したサブワード領域の平面パターンレイアウト上に、サブワード線ドライバと接続するサブワード線の配線レイアウトを表示した図である。 図８（ａ）に示した平面レイアウトパターンから、メインワード線に関連する部分のゲート電極構造体に係る電極パターン（ゲート電極パターン）と、その周囲の拡散層のみを抜き出して記載した図である。 図８（ａ）のＢ−Ｂ'線断面図である。 本発明の好ましい実施の形態によるサブワード線ドライバ及びその周辺配線の製造工程を示す図であり、図８（ａ）のＢ−Ｂ'線断面図である。 本発明の好ましい実施の形態によるサブワード線ドライバ及びその周辺配線の製造工程を示す図であり、図８（ａ）のＢ−Ｂ'線断面図である。 本発明の好ましい実施の形態によるサブワード線ドライバ及びその周辺配線の製造工程を示す図であり、図８（ａ）のＢ−Ｂ'線断面図である。 本発明の好ましい実施の形態によるサブワード線ドライバ及びその周辺配線の製造工程を示す図であり、図８（ａ）に示したサブワード線ドライバの一部分の平面図である。 本発明の好ましい実施の形態によるサブワード線ドライバ及びその周辺配線の製造工程を示す図であり、図８（ａ）に示したサブワード線ドライバの一部分の平面図である。 本発明の好ましい実施の形態によるサブワード線ドライバ及びその周辺配線の製造工程を示す図であり、図８（ａ）に示したサブワード線ドライバの一部分の平面図である。 本発明の好ましい実施の形態によるサブワード線ドライバ及びその周辺配線の製造工程を示す図であり、図８（ａ）のＢ−Ｂ'線断面図である。 本発明の好ましい実施の形態の変形例によるカラムデコーダＹＤＥＣの回路構成を示す図である。 （ａ）は、本発明を用いて構成したインバータ回路の平面パターンレイアウトを示す図である。（ｂ）は、本発明を用いずに同様のインバータ回路を構成した場合の平面パターンレイアウトを示す図である。 （ａ）（ｂ）はそれぞれ、図２０（ａ）（ｂ）に示したインバータ回路の平面パターンレイアウト上に、インバータ回路と接続するカラム選択信号線の配線レイアウトを表示した図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施の形態による半導体記憶装置の構造を示す図である。この半導体記憶装置はＤＲＡＭであり、図１にはＤＲＡＭのメモリマット内の構成の一部分のみを示している。

図１に示すように、本実施の形態による半導体記憶装置は、マトリクス状に配置された複数のメモリセル領域ＭＣＡを有している。また、Ｘ方向に隣り合うメモリセル領域ＭＣＡの間にはサブワード領域ＳＷＤが設けられる。このサブワード領域ＳＷＤは、最端に位置するメモリセル領域ＭＣＡの外側にも設けられ、その外側にはさらにメインワード領域ＭＷＤが設けられる。また、Ｙ方向に隣り合うメモリセル領域ＭＣＡの間にはセンスアンプ領域ＳＡＡが設けられ、最端に位置するメモリセル領域ＭＣＡの外側にはカラムデコーダＹＤＥＣが設けられる。ここで、Ｘ方向とはサブワード線ＳＷＬの延在方向であり、センスアンプ領域ＳＡＡの長手方向と一致する。また、Ｙ方向とはビット線ＢＬの延在方向であり、サブワード領域ＳＷＤの長手方向と一致する。

図２は、メモリセル領域ＭＣＡの回路構成を示す図である。同図に示すように、メモリセル領域ＭＣＡは、Ｘ方向に配線された複数のサブワード線ＳＷＬと、Ｙ方向に配線された複数のビット線ＢＬと、サブワード線ＳＷＬ及びビット線ＢＬの各交点にそれぞれ配置されたメモリセルＭＣとを有している。図２に示すサブワード線ＳＷＬやビット線ＢＬの本数はあくまで一例であり、本発明がこれに限定されるものではない。

各サブワード線ＳＷＬは、１本おきに、Ｘ方向における一方の側に配置されたサブワード領域ＳＷＤ内の各サブワード線ドライバ（サブワード線駆動回路）ＳＷＬＤと、Ｘ方向における他方の側に配置されたサブワード領域ＳＷＤ内の各サブワード線ドライバＳＷＬＤとに接続されている。

なお、Ｙ方向の端部に位置するいくつかのサブワード線ＳＷＬについては使用されず、これらは不使用サブワード線ＳＷＬＺとなる。これは、製造時におけるプロセス条件がメモリセル領域ＭＣＡの端部と中央部とで若干異なり、メモリセル領域ＭＣＡの端部においては不良セルが発生しやすいからである。したがって、これら不使用サブワード線ＳＷＬＺに接続されたメモリセルは、ダミーセルＤＣとして取り扱われる。尚、不使用サブワード線ＳＷＬＺは非活性状態に固定されるため、ダミーセルＤＣがビット線ＢＬに接続されることはない。

また、メモリセル領域ＭＣＡには、サブワード線ＳＷＬの２本おきに、ダミーサブワード線ＤＳＷＬが配置されている。つまり、２本のサブワード線ＳＷＬと１本のダミーサブワード線ＤＳＷＬを単位構成として、この単位構成がＹ方向に繰り返し配置されている。ダミーサブワード線ＤＳＷＬとビット線ＢＬの交点には、メモリセルＭＣやダミーセルＤＣが配置されていない。つまり、ダミーサブワード線ＤＳＷＬは、実際の動作に本来寄与しないダミー配線である。このようなダミーサブワード線ＤＳＷＬが設けられているのは、最小加工寸法をＦとした場合、メモリセルＭＣの占有面積が６Ｆ^２となるレイアウトを採用しているからである。以下、詳しく説明する。

図３は、メモリセル領域ＭＣＡ内における活性領域Ｋのレイアウトを示す図であり、図２に示した領域Ａを拡大して示している。なお、活性領域Ｋ以外の領域にはＳＴＩ(Shallow Trench Isolation)法に従って絶縁層が埋め込まれ、絶縁分離領域Ｉを構成している。

図３に示すように、活性領域Ｋの平面形状は略長方形であり、その長手方向は、Ｙ方向に対してやや角度を持っている。このような活性領域Ｋが、Ｘ方向に沿って複数列に配列されている。かかる構成により、隣り合う２本のサブワード線ＳＷＬは常に同じ活性領域上を通過することになる。

１つの活性領域Ｋには２つのメモリセルＭＣが含まれており、１つのメモリセルＭＣの占有面積が６Ｆ^２である場合、活性領域ＫのＸ，Ｙ方向の長さはそれぞれ約２Ｆ，約６Ｆとなる。活性領域Ｋの具体的な構成について説明しておくと、活性領域Ｋには３つの拡散領域１ａ〜１ｃが含まれており、中央に位置する拡散領域１ａは、ビットコンタクト２を介して対応するビット線ＢＬに接続され、両端に位置する拡散領域１ｂ，１ｃは、セルコンタクト３を介して対応するセルキャパシタ（不図示）に接続される。また、サブワード線ＳＷＬは、拡散領域１ａと拡散領域１ｂ，１ｃとの間の上部を１本ずつ通過する。これにより、隣接する２つの拡散領域とその間のサブワード線ＳＷＬとによってメモリセルＭＣのセルトランジスタが構成され、１つの活性領域Ｋには２つのメモリセルＭＣが含まれることになる。

ここで、拡散領域１ａと拡散領域１ｂの間及び拡散領域１ａと拡散領域１ｃの間をそれぞれ通過するサブワード線ＳＷＬの間隔は２Ｆになる。これに対し、上述したように活性領域ＫのＹ方向の長さは約６Ｆであるので、Ｙ方向に隣り合う活性領域Ｋ間のサブワード線ＳＷＬの最小間隔は４Ｆとなる。したがって、活性領域Ｋ内と活性領域Ｋ間とではサブワード線ＳＷＬの間隔が異なることになるが、良好なプロセス条件を確保するためにはサブワード線ＳＷＬの配線密度を一定とすることが好ましい。そこで、サブワード線ＳＷＬの配線密度を一定とするために、本実施の形態では、サブワード線ＳＷＬ２本おきにダミーサブワード線ＤＳＷＬを配置しているのである。

次に、ビット線ＢＬは、１本おきに、Ｙ方向における一方の側に配置されたセンスアンプ領域ＳＡＡ内の各センスアンプＳＡと、Ｙ方向における他方の側に配置されたセンスアンプ領域ＳＡＡ内の各センスアンプＳＡとに接続されている（オープンビット線方式）。

各センスアンプＳＡはビット線ＢＬ間の電位差を増幅するために用いられる回路であり、Ｙ方向に隣接するメモリセル領域ＭＣＡ内をＹ方向に延在する一対のビット線ＢＬと接続されている。より詳細には、各センスアンプＳＡは、当該センスアンプＳＡから見て互いに異なる方向に隣接する２つのメモリセル領域ＭＣＡ内にそれぞれ延在する一対のビット線ＢＬと接続される。

以下、メモリセルＭＣの内部構成について説明しつつ、半導体記憶装置の動作について説明する。図２にも示したように、メモリセル領域ＭＣＡには多数（例えば２５６Ｋ個）のメモリセルＭＣが配置されている。これらのメモリセルＭＣはそれぞれ、図４に示すように、ビット線ＢＬとプレート配線ＰＬとの間に直列接続されたセルトランジスタＴｒ及びセルキャパシタＣによって構成され、セルトランジスタＴｒのゲート電極は対応するサブワード線ＳＷＬに接続されている。これにより、サブワード線ＳＷＬがハイレベルとなると、対応するセルトランジスタＴｒがオンし、セルキャパシタＣが対応するビット線ＢＬに接続されることになる。

初めに、外部から入力されるロウアドレスに応じて選択されるサブワード線ドライバＳＷＬＤが、対応するサブワード線ＳＷＬを活性化する。すると、そのサブワード線ＳＷＬに接続されている多数のメモリセルＭＣ内でセルトランジスタＴｒがオンし、選択状態（読み書き可能な状態）となる。つまり、サブワード線ＳＷＬはメモリセルＭＣを選択するための選択線である。

メモリセルＭＣにデータを書き込む際には、記憶すべきデータに応じて、ビット線ＢＬを通じてセルキャパシタＣに高位側書き込み電位ＶＡＲＹ（例えば１．４Ｖ。）又は低位側書き込み電位ＶＳＳＡ（例えば０Ｖ。）を供給する。

一方、メモリセルＭＣからデータを読み出す際には、ビット線ＢＬを中間電位、すなわち（ＶＡＲＹ−ＶＳＳＡ）／２（例えば０．７Ｖ、以下単に「ＶＡＲＹ／２」と表記する）にプリチャージした後、セルトランジスタＴｒをオンさせる。これにより、セルキャパシタＣに高位側書き込み電位ＶＡＲＹが書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに上昇し、セルキャパシタＣに低位側書き込み電位ＶＳＳＡが書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに低下する。

以上のように、メモリセルＭＣへのアクセスを行う際には、まずサブワード線ドライバＳＷＬＤがサブワード線ＳＷＬを駆動する。本実施の形態による半導体記憶装置はこのサブワード線ドライバＳＷＬＤ及びその製造方法に特徴を有するので、以下では、まずサブワード線ドライバＳＷＬＤ及びその周辺回路の構成について説明し、その後、サブワード線ドライバＳＷＬＤの製造方法について説明していくことにする。

図５は、図１に示した半導体記憶装置のより詳細な回路構成を示す図である。同図に示すように、メインワード領域ＭＷＤにはメインワード線ドライバＭＬＤが設けられており、メインワード線ドライバＭＬＤは、Ｘ方向に延設されたメインワード線ＭＷＬＢ、サブワード線選択信号線ＡＡＦＸＴ、及びワード線浮防止信号線ＡＲＦＸＢに接続している。なお、これらの各線の符号の末尾に付加している「Ｂ」及び「Ｔ」の記号は、それぞれローアクティブ及びハイアクティブを表している。

各サブワード領域ＳＷＤ内では、１本のメインワード線ＭＷＬＢにつき２つのサブワード線ドライバＳＷＬＤが設けられる。そして、各サブワード線ドライバＳＷＬＤはそれぞれ１本のメインワード線ＭＷＬＢの他、各１本のサブワード線ＳＷＬ、サブワード線選択信号線ＡＡＦＸＴ、及びワード線浮防止信号線ＡＲＦＸＢに接続している。

図５から具体的な例を挙げると、図面中央のサブワード領域ＳＷＤ内では、メインワード線ＭＷＬＢ０に対してサブワード線ドライバＳＷＬＤ０，ＳＷＬＤ１が設けられ、このうちサブワード線ドライバＳＷＬＤ０は、メインワード線ＭＷＬＢ０、サブワード線ＳＷＬ０、サブワード線選択信号線ＡＡＦＸＴ０、及びワード線浮防止信号線ＡＲＦＸＢ０に接続している。また、サブワード線ドライバＳＷＬＤ１は、メインワード線ＭＷＬＢ０、サブワード線ＳＷＬ１、サブワード線選択信号線ＡＡＦＸＴ１、及びワード線浮防止信号線ＡＲＦＸＢ１に接続している。

同様に、メインワード線ＭＷＬＢ１に対してサブワード線ドライバＳＷＬＤ２，ＳＷＬＤ３が設けられ、このうちサブワード線ドライバＳＷＬＤ２は、メインワード線ＭＷＬＢ１、サブワード線ＳＷＬ２、サブワード線選択信号線ＡＡＦＸＴ０、及びワード線浮防止信号線ＡＲＦＸＢ０に接続している。また、サブワード線ドライバＳＷＬＤ３は、メインワード線ＭＷＬＢ１、サブワード線ＳＷＬ３、サブワード線選択信号線ＡＡＦＸＴ１、及びワード線浮防止信号線ＡＲＦＸＢ１に接続している。

なお、サブワード領域ＳＷＤ内に設けられる各サブワード線ＳＷＬは、サブワード領域ＳＷＤに隣接する２つのメモリセル領域ＭＣＡ内のサブワード線ＳＷＬに接続されている。

メインワード線ＭＷＬＢとサブワード線ＳＷＬとは、上述した階層型ワード線を構成している。すなわち、メインワード線ドライバＭＬＤは、外部から入力されるロウアドレス信号に応じて、対応するメインワード線ＭＷＬＢ及びサブワード線選択信号線ＡＡＦＸＴを活性化する。すると、これら活性化された各線の両方に接続しているサブワード線ドライバＳＷＬＤは、対応するサブワード線ＳＷＬを活性化させる。このような階層型ワード線を採用することにより、メインワード線ＭＷＬＢを各メモリセルＭＣに直接接続する場合に比べ、１度に選択するメモリセルＭＣの数を削減することが可能になっている。

図６は、図５に示したサブワード線ドライバＳＷＬＤ０〜ＳＷＬＤ４の内部回路を示す図である。同図に示すように、サブワード線ドライバＳＷＬＤ０はＰチャンネルＭＯＳトランジスタＱ０と、ＮチャンネルＭＯＳトランジスタＱ１，Ｑ２を有しており、トランジスタＱ０，Ｑ１の各ゲートがメインワード線ＭＷＬＢ０に、トランジスタＱ０，Ｑ１，Ｑ２の各ドレインがサブワード線ＳＷＬ０に、トランジスタＱ０のソースがサブワード線選択信号線ＡＡＦＸＴ０にそれぞれ接続されている。トランジスタＱ１，Ｑ２のソースには、電位ＶＫＫ（接地電位）が供給されている。他のサブワード線ドライバＳＷＬＤ１〜ＳＷＬＤ４についても、トランジスタの符号及び接続線が異なる点を除き、同様である。

図６を参照しながら、サブワード線ドライバＳＷＬＤの動作について説明する。

まず、メインワード線ドライバＭＬＤ（図５）が、外部から入力されるロウアドレス信号に応じて、選択するサブワード線ＳＷＬを決定する。そして、決定したサブワード線ＳＷＬに応じて、対応するメインワード線ＭＷＬＢ及びサブワード線選択信号線ＡＡＦＸＴを活性化する。以下では、サブワード線ＳＷＬ０を選択すると仮定して説明を進める。この場合、メインワード線ドライバＭＬＤはメインワード線ＭＷＬＢ０とサブワード線選択信号線ＡＡＦＸＴ０とを活性化し、他のメインワード線ＭＷＬＢ及びサブワード線選択信号線ＡＡＦＸＴを非活性化する。

メインワード線ＭＷＬＢはローアクティブであるため、活性化された状態のメインワード線ＭＷＬＢ０と接続しているトランジスタＱ０，Ｑ１，Ｑ３，Ｑ４の各ゲートには、ロー信号が入力される。したがって、ＰチャンネルＭＯＳトランジスタＱ０，Ｑ３がオンし、ＮチャンネルＭＯＳトランジスタＱ１，Ｑ４はオフする。これにより、サブワード線ＳＷＬ０，ＳＷＬ１はそれぞれサブワード線選択信号線ＡＡＦＸＴ０，ＡＡＦＸＴ１とつながった状態になるが、サブワード線選択信号線ＡＡＦＸＴはハイアクティブであるため、活性化されているサブワード線選択信号線ＡＡＦＸＴ０はハイ状態となり、活性化されていないサブワード選択信号線ＡＡＦＸＴ１はロー状態となっている。したがって、サブワード線ＳＷＬ０は選択された状態（サブワード線ＳＷＬ０に接続されているセルトランジスタがオンしている状態）となり、サブワード線ＳＷＬ１は選択されていない状態（サブワード線ＳＷＬ１に接続されているセルトランジスタがオフしている状態）となる。

一方、活性化されていない状態のメインワード線ＭＷＬＢ１と接続しているトランジスタＱ６，Ｑ７，Ｑ９，Ｑ１０の各ゲートには、ハイ信号が入力される。したがって、ＮチャンネルＭＯＳトランジスタＱ７，Ｑ１０がオンし、ＰチャンネルＭＯＳトランジスタＱ６，Ｑ９はオフする。これにより、サブワード線ＳＷＬ２，ＳＷＬ３には電位ＶＫＫが供給され、選択されていない状態となる。

なお、ワード線浮防止信号線ＡＲＦＸＢは、選択されていない状態のサブワード線ＳＷＬの電位浮きを防止するために用いられるものである。つまり、例えばワード線浮防止信号線ＡＲＦＸＢ０が活性化されていないとき、トランジスタＱ２，Ｑ８はオン状態となり、トランジスタＱ２，Ｑ８を介してサブワード線ＳＷＬ０，ＳＷＬ２に電位ＶＫＫが供給される。これにより、サブワード線ＳＷＬ０，ＳＷＬ２の電位が、より確実に電位ＶＫＫに固定される。このようにサブワード線ＳＷＬの電位浮きを防止するために用いるものであるため、ワード線浮防止信号線ＡＲＦＸＢに接続するトランジスタＱ２，Ｑ５，Ｑ８，Ｑ１１には、他のトランジスタに比べて駆動能力が小さいものを使うことができる。

次に、サブワード線ドライバＳＷＬＤを構成する各トランジスタの構造について説明する。

図７は、サブワード領域ＳＷＤの立体構造を示す図である。同図には、図６に示したサブワード線ドライバＳＷＬＤ０〜４を構成する各トランジスタの立体構造を示している。なお、同図中の面Ｓは、サブワード線ドライバＳＷＬＤ０〜４が設けられるＰ型半導体基板の表面を表している。

図７に示すように、Ｐ型半導体基板の表面ＳにはＮ型の領域（ＮＷＥＬＬ）１１が設けられている。また、４つの活性領域Ｋ１〜Ｋ４がＸ方向に並んで配置されている。このうち活性領域Ｋ１，Ｋ２はＮ型領域１１の外に位置し、活性領域Ｋ３，Ｋ４はＮ型領域１１の内に位置している。なお、これら活性領域Ｋ１〜Ｋ４は、上述したメモリセル領域ＭＣＡ内の活性領域Ｋと同様、Ｐ型半導体基板の表面Ｓに埋め込まれた絶縁層（絶縁分離領域）によって区画されるものであるが、図７ではこの絶縁層の記載を省略している。

活性領域Ｋ１には、Ｙ方向に沿って等間隔で配置された５個のｎ＋拡散層１６ａ〜１６ｅからなるｎ＋拡散層列が、２列分配置されている。同様に、活性領域Ｋ２には、Ｙ方向に沿って等間隔で配置された５個のｎ＋拡散層１７ａ〜１７ｅからなるｎ＋拡散層列が、２列分配置されている。また、活性領域Ｋ３には、Ｙ方向に沿って等間隔で配置された５個のｐ＋拡散層１８ａ〜１８ｅからなるｐ＋拡散層列が２列分配置されている。また、活性領域Ｋ４には、Ｙ方向に沿って等間隔で配置された５個のｐ＋拡散層１９ａ〜１９ｅからなるｐ＋拡散層列が２列分配置されている。

Ｐ型半導体基板の表面Ｓには、導電層及び絶縁膜からなるゲート電極構造体Ｇ１〜Ｇ６が立設される（ゲート電極構造体の内部構造については、後に詳述する。）。なお、図７ではゲート電極構造体Ｇ１〜Ｇ６と表面Ｓとを離して描いているが、表面Ｓの構造を分かりやすく示すためであり、実際にはゲート絶縁膜を介して表面Ｓに接している。

ゲート電極構造体Ｇ１は、Ｘ方向に長手方向を有する長方形の平面形状を有し、ｎ＋拡散層１６ａ，１７ａとｎ＋拡散層１６ｂ，１７ｂとの間に配置される。ゲート電極構造体Ｇ１の長手方向両端は、絶縁分離領域上まで延設されている。

ゲート電極構造体Ｇ２は、Ｘ方向に長手方向を有するＵ字形の平面形状を有し、Ｘ方向に延伸する２本の直線部の一方がｎ＋拡散層１６ｂとｎ＋拡散層１６ｃとの間に配置され、他方がｎ＋拡散層１６ｃとｎ＋拡散層１６ｄとの間に配置される。また、Ｙ方向に延伸する部分は、その一部が絶縁分離領域上まで延設されている。

ゲート電極構造体Ｇ３は、Ｘ方向に長手方向を有するＵ字形の平面形状を有し、Ｘ方向に延伸する２本の直線部の一方がｎ＋拡散層１７ｂとｎ＋拡散層１７ｃとの間に配置され、他方がｎ＋拡散層１７ｃとｎ＋拡散層１７ｄとの間に配置される。また、Ｙ方向に延伸する部分は、その一部が絶縁分離領域上まで延設されている。

なお、図７に示すように、活性領域Ｋ１，Ｋ２は、ゲート電極構造体Ｇ２，Ｇ３のＸ方向に延伸する２本の直線部の直下に、切れ込みＣ１，Ｃ２を有している。このようにしているのは、ゲート電極構造体Ｇ２，Ｇ３をトランジスタのゲート電極として機能させる際、実質的にチャネル幅を短くするためである。

ゲート電極構造体Ｇ４は、Ｘ方向に長手方向を有する長方形の平面形状を有し、ｎ＋拡散層１６ｄ，１７ｄとｎ＋拡散層１６ｅ，１７ｅとの間に配置される。ゲート電極構造体Ｇ４の長手方向両端は、絶縁分離領域上まで延設されている。

ゲート電極構造体Ｇ５は、Ｘ方向に長手方向を有するＵ字形の平面形状を有し、Ｘ方向に延伸する２本の直線部の一方がｐ＋拡散層１８ａ，１９ａとｐ＋拡散層１８ｂ，１９ｂとの間に配置され、他方がｐ＋拡散層１８ｂ，１９ｂとｐ＋拡散層１８ｃ，１９ｃとの間に配置される。また、Ｙ方向に延伸する部分の一部と、Ｘ方向に延伸する２本の直線部の各開放端部は、絶縁分離領域上まで延設されている。

ゲート電極構造体Ｇ６は、Ｘ方向に長手方向を有するＵ字形の平面形状を有し、Ｘ方向に延伸する２本の直線部の一方がｐ＋拡散層１８ｃ，１９ｃとｐ＋拡散層１８ｄ，１９ｄとの間に配置され、他方がｐ＋拡散層１８ｄ，１９ｄとｐ＋拡散層１８ｅ，１９ｅとの間に配置される。また、Ｙ方向に延伸する部分の一部と、Ｘ方向に延伸する２本の直線部の各開放端部は、絶縁分離領域上まで延設されている。

図８（ａ）は、サブワード領域ＳＷＤの平面パターンレイアウトを示す図である。同図の平面パターンは、図７を図面上方から見たものに相当する。ただし同図では、ゲート電極構造体と活性領域の関係が分かりやすくなるよう、活性領域の境界線（一点鎖線）をゲート電極構造体の上に描いている。

また、図９（ａ）は、図８（ａ）に示したサブワード領域ＳＷＤの平面パターンレイアウト上に、サブワード線ドライバＳＷＬＤ０〜４と接続する上記サブワード線ＳＷＬ０〜ＳＷＬ４の配線レイアウトを表示した図である。なお、同図において、各サブワード線ＳＷＬ中に設けた黒丸印は、拡散層とサブワード線ＳＷＬとが電気的に接触している部分を示している。また、メインワード線ＭＷＬＢ、サブワード線選択信号線ＡＡＦＸＴ、ワード線浮防止信号線ＡＲＦＸＢの各線については、拡散層又はゲート電極構造体との接続点のみを中抜き丸印で示している。

以下、これら図８（ａ）及び図９（ａ）を参照しながら、図６に示したトランジスタＱ１〜Ｑ１２と、ゲート電極構造体Ｇ１〜Ｇ６、各ｎ＋拡散層、及び各ｐ＋拡散層との対応関係について説明し、その後、サブワード領域ＳＷＤの平面パターンレイアウトについて詳しく説明する。

まず、活性領域Ｋ１，Ｋ２に着目して説明する。ゲート電極パターンＧ１（ゲート電極構造体Ｇ１に対応する平面パターン。以下同様。）は、図９（ａ）に示すように、絶縁分離領域上でメインワード線ＭＷＬＢ０に接続される。また、拡散領域Ｋ１内でゲート電極パターンＧ１の両側に位置するｎ＋拡散層１６ａ，１６ｂは、図９（ａ）に示すように、それぞれサブワード線ＳＷＬ１及び電位ＶＫＫに接続される。したがって、ゲート電極パターンＧ１及びｎ＋拡散層１６ａ，１６ｂはトランジスタＱ４として機能する。なお、ゲート電極パターンＧ１、ｎ＋拡散層１６ａ、ｎ＋拡散層１６ｂはそれぞれ、トランジスタＱ４のゲート、ソース、ドレインを構成する。

また、拡散領域Ｋ２内でゲート電極パターンＧ１の両側に位置するｎ＋拡散層１７ａ，１７ｂは、図９（ａ）に示すように、それぞれサブワード線ＳＷＬ０及び電位ＶＫＫに接続される。したがって、ゲート電極パターンＧ１及びｎ＋拡散層１７ａ，１７ｂはトランジスタＱ１として機能する。なお、ゲート電極パターンＧ１、ｎ＋拡散層１７ａ、ｎ＋拡散層１７ｂはそれぞれ、トランジスタＱ１のゲート、ソース、ドレインを構成する。

次に、ゲート電極パターンＧ４は、図９（ａ）に示すように、絶縁分離領域上でメインワード線ＭＷＬＢ１に接続される。また、拡散領域Ｋ１内でゲート電極パターンＧ４の両側に位置するｎ＋拡散層１６ｄ，１６ｅは、図９（ａ）に示すように、それぞれサブワード線ＳＷＬ３及び電位ＶＫＫに接続される。したがって、ゲート電極パターンＧ４及びｎ＋拡散層１６ｄ，１６ｅはトランジスタＱ１０として機能する。なお、ゲート電極パターンＧ４、ｎ＋拡散層１６ｄ、ｎ＋拡散層１６ｅはそれぞれ、トランジスタＱ１０のゲート、ドレイン、ソースを構成する。

また、拡散領域Ｋ２内でゲート電極パターンＧ４の両側に位置するｎ＋拡散層１７ｄ，１７ｅは、図９（ａ）に示すように、それぞれサブワード線ＳＷＬ２及び電位ＶＫＫに接続される。したがって、ゲート電極パターンＧ４及びｎ＋拡散層１７ｄ，１７ｅはトランジスタＱ７として機能する。なお、ゲート電極パターンＧ４、ｎ＋拡散層１７ｄ、ｎ＋拡散層１７ｅはそれぞれ、トランジスタＱ７のゲート、ドレイン、ソースを構成する。

次に、ゲート電極パターンＧ２は、図９（ａ）に示すように、絶縁分離領域上でワード線浮防止信号線ＡＲＦＸＢ１に接続される。ゲート電極パターンＧ２のＸ方向に延伸する２本の直線部のうち、ゲート電極パターンＧ１側の一方（一方直線部）に着目すると、その両側には、図８（ａ）に示すようにｎ＋拡散層１６ｂ，１６ｃが配置されている。そして、ｎ＋拡散層１６ｂは上述したようにトランジスタＱ４のドレインを構成し、ｎ＋拡散層１６ｃは、図９（ａ）に示すように電位ＶＫＫに接続される。したがって、ゲート電極パターンＧ２の一方直線部及びｎ＋拡散層１６ｂ，１６ｃはトランジスタＱ５として機能する。なお、ゲート電極パターンＧ２、ｎ＋拡散層１６ｂ、ｎ＋拡散層１６ｃはそれぞれ、トランジスタＱ５のゲート、ドレイン、ソースを構成する。

ゲート電極パターンＧ２の他方直線部（ゲート電極パターンＧ２のＸ方向に延伸する２本の直線部のうち、ゲート電極パターンＧ４側の一方）に着目すると、その両側には、図８（ａ）に示すようにｎ＋拡散層１６ｃ，１６ｄが配置されている。このうち、ｎ＋拡散層１６ｃは上述したように電位ＶＫＫに接続され、ｎ＋拡散層１６ｄは上述したようにトランジスタＱ１０のドレインを構成する。したがって、ゲート電極パターンＧ２の他方直線部及びｎ＋拡散層１６ｃ，１６ｄはトランジスタＱ１１として機能する。なお、ゲート電極パターンＧ２、ｎ＋拡散層１６ｃ、ｎ＋拡散層１６ｄはそれぞれ、トランジスタＱ５のゲート、ソース、ドレインを構成する。

ここで、上述したように活性領域Ｋ１はゲート電極パターンＧ２の直下に切れ込みＣ１（図７）を有している。このため、トランジスタＱ５，Ｑ１１のチャネル領域は、実効的には非常に狭くなっている。これにより、切れ込みＣ１を設けない場合に比べてトランジスタＱ５の駆動能力が小さくなるが、上述したようにトランジスタＱ５，Ｑ１１の駆動能力は小さくてよいことから、むしろ駆動能力のバランスを考慮してこのように小さくしている。

次に、ゲート電極パターンＧ３は、図９（ａ）に示すように、絶縁分離領域上でワード線浮防止信号線ＡＲＦＸＢ０に接続される。また、ゲート電極パターンＧ３のＸ方向に延伸する２本の直線部のうち、ゲート電極パターンＧ１側の一方（一方直線部）に着目すると、その両側には、図８（ａ）に示すようにｎ＋拡散層１７ｂ，１７ｃが配置されている。そして、ｎ＋拡散層１７ｂは上述したようにトランジスタＱ１のドレインを構成し、ｎ＋拡散層１７ｃは、図９（ａ）に示すように電位ＶＫＫに接続される。したがって、ゲート電極パターンＧ３の一方直線部及びｎ＋拡散層１７ｂ，１７ｃはトランジスタＱ２として機能する。なお、ゲート電極パターンＧ３、ｎ＋拡散層１７ｂ、ｎ＋拡散層１７ｃはそれぞれ、トランジスタＱ２のゲート、ドレイン、ソースを構成する。

一方、ゲート電極パターンＧ３の他方直線部（ゲート電極パターンＧ３のＸ方向に延伸する２本の直線部のうち、ゲート電極パターンＧ４側の一方）に着目すると、その両側には、図８（ａ）に示すようにｎ＋拡散層１７ｃ，１７ｄが配置されている。このうち、ｎ＋拡散層１７ｃは上述したように電位ＶＫＫに接続され、ｎ＋拡散層１７ｄは上述したようにトランジスタＱ７のドレインを構成する。したがって、ゲート電極パターンＧ３の他方直線部及びｎ＋拡散層１７ｃ，１７ｄはトランジスタＱ８として機能する。なお、ゲート電極パターンＧ３、ｎ＋拡散層１７ｃ、ｎ＋拡散層１７ｄはそれぞれ、トランジスタＱ８のゲート、ソース、ドレインを構成する。

次に、活性領域Ｋ３，Ｋ４に着目して説明する。ゲート電極パターンＧ５は、図９（ａ）に示すように、絶縁分離領域上でメインワード線ＭＷＬＢ０に接続される。拡散領域Ｋ３内でゲート電極パターンＧ５の両側に位置するｐ＋拡散層１８ａ，１８ｃは、図９（ａ）に示すように、ともにサブワード線選択信号線ＡＡＦＸＴ１に接続される。さらに、拡散領域Ｋ３内でゲート電極パターンＧ５の間に位置するｐ＋拡散層１８ｂは、図９（ａ）に示すように、サブワード線ＳＷＬ１に接続される。したがって、ゲート電極パターンＧ５及びｐ＋拡散層１８ａ〜１８ｃはトランジスタＱ３を機能する。なお、ゲート電極パターンＧ５、ｐ＋拡散層１８ａ及び１８ｃ、ｐ＋拡散層１８ｂはそれぞれ、トランジスタＱ３のゲート、ソース、ドレインを構成する。

また、拡散領域Ｋ４内でゲート電極パターンＧ５の両側に位置するｐ＋拡散層１９ａ，１９ｃは、図９（ａ）に示すように、ともにサブワード線選択信号線ＡＡＦＸＴ０に接続される。さらに、拡散領域Ｋ４内でゲート電極パターンＧ５の間に位置するｐ＋拡散層１９ｂは、図９（ａ）に示すように、サブワード線ＳＷＬ０に接続される。したがって、ゲート電極パターンＧ５及びｐ＋拡散層１９ａ〜１９ｃは、トランジスタＱ０として機能する。なお、ゲート電極パターンＧ５、ｐ＋拡散層１９ａ及び１９ｃ、ｐ＋拡散層１９ｂはそれぞれ、トランジスタＱ０のゲート、ソース、ドレインを構成する。

ゲート電極パターンＧ６は、図９（ａ）に示すように、絶縁分離領域上でメインワード線ＭＷＬＢ１に接続される。また、拡散領域Ｋ３内でゲート電極パターンＧ６の両側に位置するｐ＋拡散層１８ｃ，１８ｅは、図９（ａ）に示すように、ともにサブワード線選択信号線ＡＡＦＸＴ１に接続される。さらに、拡散領域Ｋ３内でゲート電極パターンＧ６の間に位置するｐ＋拡散層１８ｄは、図９（ａ）に示すように、サブワード線ＳＷＬ３に接続される。したがって、ゲート電極パターンＧ６及びｐ＋拡散層１８ａ〜１８ｃはトランジスタＱ９として機能する。なお、ゲート電極パターンＧ６、ｐ＋拡散層１８ａ及び１８ｃ、ｐ＋拡散層１８ｂはそれぞれ、トランジスタＱ９のゲート、ソース、ドレインを構成する。

また、拡散領域Ｋ４内でゲート電極パターンＧ６の両側に位置するｐ＋拡散層１９ｃ，１９ｅは、図９（ａ）に示すように、ともにサブワード線選択信号線ＡＡＦＸＴ０に接続される。さらに、拡散領域Ｋ４内でゲート電極パターンＧ６の間に位置するｐ＋拡散層１９ｄは、図９（ａ）に示すように、サブワード線ＳＷＬ２に接続される。したがって、ゲート電極パターンＧ６及びｐ＋拡散層１９ａ〜１９ｃはトランジスタＱ６として機能する。なお、ゲート電極パターンＧ６、ｐ＋拡散層１９ａ及び１９ｃ、ｐ＋拡散層１９ｂはそれぞれ、トランジスタＱ６のゲート、ソース、ドレインを構成する。

なお、図８（ａ）及び図９（ａ）にも示されるように、ＰチャンネルＭＯＳトランジスタであるトランジスタＱ０，Ｑ３，Ｑ６，Ｑ９では、ＮチャンネルＭＯＳトランジスタであるトランジスタＱ１，Ｑ４，Ｑ７，Ｑ１０に比べて、ゲート電極長が約２倍になっている。これはＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの駆動能力差を補い、バランスを取るためである。

以上、トランジスタＱ１〜Ｑ１２と、ゲート電極パターン（ゲート電極構造体）Ｇ１〜Ｇ６、各ｎ＋拡散層、及び各ｐ＋拡散層との対応関係について説明した。次に、サブワード領域ＳＷＤの平面パターンレイアウトについて詳しく説明する。

図１０は、図８（ａ）に示した平面レイアウトパターンから、メインワード線ＭＷＬＢ０に関連する部分のゲート電極パターンと、その周囲の拡散層のみを抜き出して記載した図である。同図に示すように、メインワード線ＭＷＬＢ０のみに着目すると、メインワード線ＭＷＬＢ０に接続される２つのサブワード線ドライバＳＷＬＤ０，ＳＷＬＤ１は、それぞれ直線Ｌに対して線対称な一対のゲート電極パターンを含み、Ｘ方向に並べて配置される３つのゲート電極パターンセットＳ１〜Ｓ３によって構成されている。なお、一対のゲート電極パターンは、それぞれＸ方向に延設され、かつＹ方向に並列配置されている。

このように、メインワード線ＭＷＬＢ０に接続される２つのサブワード線ドライバＳＷＬＤ０，ＳＷＬＤ１は、Ｘ方向に細長い領域内に設置される。この領域のＹ方向の長さＬｙは、サブワード線のピッチをＰ（＝２Ｆ。Ｆは最小加工寸法。）とすると、図９から理解されるように６Ｐ（＝１２Ｆ。）ないし６Ｐ以下となっている。このようにＬｙ≦６Ｐとしているのは、サブワード領域ＳＷＤ内に多数のサブワード線ドライバＳＷＬＤを並列配置しなければならないためである。より具体的に説明すると、１本のメインワード線ＭＷＬＢに接続される２つのサブワード線ドライバＳＷＬＤに許容されるＹ方向の長さＬｙは、図２からも理解されるように、４本のサブワード線と２本のダミーサブワード線ＤＳＷＬの合計ピッチに相当する長さに制限される。これに対し、Ｘ方向の長さＬｘにはそのような制限はないが、本実施の形態では、Ｘ方向の長さＬｘが背景技術に比べて短くなっている。

以下、背景技術を用いて構成した比較例を参照しながら、背景技術との違いについて詳しく説明する。なお、以下に示す比較例では、サブワード領域ＳＷＤの内部回路構成は、図５及び図６を参照して説明した実施例によるものと同一としている。また、各トランジスタの駆動能力（＝各トランジスタのチャネル幅）も、実施例とほぼ同一となるようにしている。

図８（ｂ）は、比較例によるサブワード領域ＳＷＤの平面パターンレイアウトを示す図である。また、図９（ｂ）は、図８（ｂ）に示したサブワード領域ＳＷＤの平面パターンレイアウト上に、サブワード線ドライバＳＷＬＤ０〜４と接続するサブワード線ＳＷＬ０〜ＳＷＬ４の配線レイアウトを表示した図である。

図９（ａ）と図９（ｂ）に示すように、実施例と比較例のいずれにおいても、サブワード線ドライバＳＷＬＤ０〜４によって占有される領域のＹ方向の長さは、サブワード線１２本分（＝２４Ｆ。）に抑えられている。

一方、サブワード線ドライバＳＷＬＤ０〜４によって占有される領域のＸ方向の長さは、比較例では、実施例に比べて長くなっている。この違いは、図９（ａ）及び図（ｂ）を比較すると明らかなように、実施例ではＹ方向の長さ２４Ｆの範囲に４本のゲート電極パターンを並列配置しているのに対し、比較例では同じ範囲に２本のゲート電極パターンしか並列配置できないために生じているものである。

つまり、本実施の形態による半導体記憶装置によれば、Ｙ方向の長さ２４Ｆの範囲に４本のゲート電極パターンを並列配置できる。したがって、本実施の形態による半導体記憶装置では、サブワード線ドライバＳＷＬＤの性能を損なわずに、サブワード線ドライバＳＷＬＤ０〜４によって占有される領域のＸ方向の長さＬｘをより短くすることが実現されている。このようなゲート電極パターンの配置が可能になっているのは、拡散層と上層の配線とを接続するコンタクトプラグを形成する際にラインＳＡＣ技術を用いたためである。以下、サブワード線ドライバＳＷＬＤの製造工程を説明しながら、ラインＳＡＣ技術によるコンタクトプラグの形成について詳しく説明していくことにする。

初めに、完成した状態におけるサブワード線ドライバＳＷＬＤの断面図を示す。図１１は、図８（ａ）のＢ−Ｂ'線断面図である。同図に示すように、Ｐ型半導体層１０の表面には絶縁層１２が埋め込まれており、この絶縁層１２によって絶縁分離領域が形成される。絶縁層１２のない表面が活性領域となる。なお、絶縁層１２は、シリコン酸化膜で構成することが好適である。

図１１に示すように、ゲート電極構造体Ｇ１〜Ｇ３（ゲート電極構造体Ｇ４〜Ｇ６についても同様である。）は、ゲート絶縁膜１３とゲート電極１４の積層体と、該積層体の上面に設けられたキャップ絶縁膜１５と、側面に設けられたサイドウォール絶縁膜２０とから構成されている。ゲート電極１４の材料としては、ポリシリコン、メタル、又はシリサイド、或いはこれらの積層膜を用いることが好適である。また、ゲート絶縁膜１３には酸化シリコンを用いることが好適である。キャップ絶縁膜１５及びサイドウォール絶縁膜２０は、隣接する各層とゲート電極１４とを絶縁分離するために設けられているもので、これらの材料には、シリコン窒化膜を用いることが好適である。

また、ゲート電極構造体Ｇ１〜Ｇ３と同程度の膜厚で層間絶縁層２２が形成されている。図９に示すコンタクトホール２５はこの層間絶縁層２２に設けられるものであり、その内部には導電性のコンタクトプラグ２６，２７が埋め込まれている。なお、コンタクトプラグ２６はドレイン領域を構成する拡散層上に設けられるドレインコンタクトプラグであり、コンタクトプラグ２７はソース領域を構成する拡散層上に設けられるソースコンタクトプラグである。コンタクトプラグ２６，２７の材料としては、ポリシリコン導電体やタングステン等の金属を用いることが好適である。

ドレイン領域を構成する拡散層（図９では、ｎ＋拡散層１６ｂ，１６ｄ）は、ドレインコンタクトプラグ２６と、ドレインコンタクトプラグ２６の上面に接触して設けられるワードコンタクトプラグ２９とによって、対応するサブワード線ＳＷＬと接続している。一方、ソース領域を構成する拡散層（図９では、ｎ＋拡散層１６ａ，１６ｃ，１６ｅ）は、ソースコンタクトプラグ２７と、ソースコンタクトプラグ２７の上面に接触して設けられるコンタクトプラグ３２とによって、電位ＶＫＫとしたグランドプレーン３３（トランジスタＱ１，Ｑ２，Ｑ４，Ｑ５，Ｑ７，Ｑ８，Ｑ１０，Ｑ１１）又はサブワード線選択信号線ＡＡＦＸＴ（トランジスタＱ０，Ｑ３，Ｑ６，Ｑ９）と接続している。

さて、図１２〜図１８を参照しながら、サブワード線ドライバＳＷＬＤの製造工程を説明する。

図１２〜図１４及び図１８は図８（ａ）のＢ−Ｂ'線断面図であり、図１５〜図１７は図８（ａ）のゲート電極構造体Ｇ１〜Ｇ４付近の平面図である。これらの各図はサブワード線ドライバＳＷＬＤ及びその周辺配線の製造工程を示すものであり、以下では、これらの各図と上述した図７〜９を参照しながら、トランジスタＱ４，Ｑ５，Ｑ１１，Ｑ１０にかかる部分の製造工程に着目して、説明していくことにする。

まず初めに、Ｐ型半導体層１０を有する半導体基板を用意し、図７に示したように、ＰチャンネルＭＯＳトランジスタを形成するための領域に不純物を注入してＮ型領域１１を設ける。そして、図１２に示すように、絶縁分離領域（絶縁層１２）を設けて活性領域Ｋを区画する。

次に、図１２に示すように、熱酸化法を用いてＰ型半導体層１０のシリコン表面を酸化することで膜厚５ｎｍ程度の酸化シリコンの絶縁膜を形成し、その上にポリシリコンなどの導電性材料を１００ｎｍ程度積層し、さらにその上面に膜厚２００ｎｍ程度のシリコン窒化膜を形成する。そして、マスクパターンを用いる異方性エッチングにより、これらを図７〜図９に示した形状にパターニングする。以上の工程により、図１２に示すように、半導体層１０上に、ゲート絶縁膜１３、ゲート電極１４、キャップ絶縁膜１５の積層体が複数立設される。

パターニングが完了したら、次に不純物イオン注入により、図１２に示すように、Ｐ型半導体層１０の露出面にｎ−拡散層１６ａａ〜１６ｅａを形成する。この段階で形成されたｎ−拡散層１６ａａ〜１６ｅａの不純物濃度は、比較的低濃度である。

次に、ＣＶＤ法により全面にシリコン窒化膜を堆積してエッチバックを行うことにより、図１３に示すように、ゲート絶縁膜１３、ゲート電極１４、及びキャップ絶縁膜１５の側面に膜厚２０ｎｍ程度のサイドウォール絶縁膜２０を形成する。ここまでの工程により、その表面及び側面が絶縁膜で覆われたゲート電極構造体が複数形成される。

ゲート電極構造体を形成したら、次に再度不純物イオン注入を行うことにより、図１３に示すように、Ｐ型半導体層１０の露出面にｎ＋拡散層１６ａ〜１６ｅを形成する。この段階で形成されたｎ＋拡散層１６ａ〜１６ｅの不純物濃度は、比較的高濃度である。ここで、ｎ＋拡散層１６ａ〜１６ｅ形成のためのイオン注入を行う前に、ｎ−拡散層１６ａａ〜１６ｅａ上に選択的にシリコンをエピタキシャル成長させて選択エピ層を形成しても良い。ｎ＋拡散層１６ａ〜１６ｅは、かくして、選択エピ層を介する不純物の拡散により形成される。

ｎ＋拡散層１６ａ〜１６ｅの形成後、全面にシリコン酸化膜を膜厚５００ｎｍ程度まで堆積し、図１３に示す絶縁層２２を形成する。絶縁層２２の表面は、ＣＭＰ法などを用いて平坦化しておく。

図１４は、図１３までの工程を完了した状態における各トランジスタの平面図である。ただし、同図では絶縁層２２を省略している。同図に示すように、長方形又はＵ字形のゲート電極構造体Ｇ１〜Ｇ４が完成している。

次に、図１５に示すように、絶縁層２２上にマスク層２４を形成する。マスク層２４には、いわゆるハードマスクを使用する。このマスク層２４は、各トランジスタのコンタクトプラグを形成すべき部分を跨って設けられたライン形状の開口２４ａを有している。すなわち、図１１に示したように、拡散層上にはコンタクトプラグ２６，２７が形成されることになるが、開口２４ａは、これらのコンタクトプラグに跨るように、Ｙ方向に沿って設けられている。

そして、マスク層２４をマスクとして用いる選択エッチングにより、絶縁層２２を選択的に除去する。すなわち、上記したように、キャップ絶縁膜１５及びサイドウォール絶縁膜２０はシリコン窒化膜でできており、一方、絶縁層２２はシリコン酸化膜である。エッチャントとしてＣＦ系のガスを利用する場合、シリコン酸化膜のエッチングレートはシリコン酸化膜に比べて大きくなるため、絶縁層２２のみを選択的に除去することが可能になる。勿論、紙面と垂直な方向でのコンタクトホールは、絶縁膜２２によって区画される。

マスク層２４は、上述のように複数のコンタクトプラグに跨って設けられたライン形状の開口２４ａを有している。これは要するにラインＳＡＣ技術を用いるものであるが、コンタクトプラグごとに開口を設ける場合（ホールＳＡＣ技術）に比べ、エッチャントが効率よくコンタクトホール内を移動することができる。したがって、効率よくエッチングを行えるので、エッチングに要する時間が比較的短くて済み、キャップ絶縁膜１５及びサイドウォール絶縁膜２０を比較的薄く形成することが可能になる。なお、キャップ絶縁膜１５及びサイドウォール絶縁膜２０の具体的な厚さとしては、上述したように２０ｎｍ程度とすることができる。これに対し、ホールＳＡＣ技術を用いる場合には、３０ｎｍ程度の厚みが必要である。

さて、選択エッチングが終了すると、図１６に示すように、ｎ＋拡散層上にコンタクトホール２５が形成され、ｎ＋拡散層が露出する。選択エピ層を形成した場合は、当該エピ層が露出する。その状態で全面にポリシリコン、あるいはＴｉＮ（窒化チタン）とＷ（タングステン）の積層膜等の導電層を厚さ１００ｎｍ程度まで堆積し、ゲート電極構造体の表面が露出するまでＣＭＰにより研磨する。その結果、図１７に示すように、各コンタクトホール２５内にコンタクトプラグ２６，２７が形成される。

次に、全面にシリコン酸化膜等からなる厚さ２００ｎｍ程度の層間絶縁膜２８を形成し、一部をエッチングすることによりコンタクトプラグ２６を露出させ、図１８に示すように、コンタクトプラグ２６と接触するワードコンタクトプラグ２９を形成する。なお、図示していないが、この段階で、ゲート電極を上層の配線と接続するためのゲートコンタクトプラグも形成する。そして、層間絶縁膜２８上にサブワード線ＳＷＬを形成する。

さらに、図１１に示したように、層間絶縁膜２８及びサブワード線ＳＷＬを覆う層間絶縁膜３１を形成し、層間絶縁膜２８，３１を貫通するホールを空け、その中にコンタクトプラグ３２を形成する。最後に、層間絶縁膜３１上にグランドプレーン３３を形成する。

以上説明したように、本実施の形態による半導体記憶装置の製造方法によれば、マスク層２４の開口２４ａが複数のコンタクトプラグ２６，２７に跨って設けられたライン形状となっているため、ホールＳＡＣ技術を用いる場合に比べ、エッチャントが効率よくコンタクトホール内を移動することができる。したがって、エッチングに要する時間が比較的短くて済み、キャップ絶縁膜１５及びサイドウォール絶縁膜２０を比較的薄く形成することが可能になるので、コンタクトプラグ２６，２７とゲート電極１４との間の距離を短縮できる。そしてこれにより、本実施の形態による半導体記憶装置では、ＤＲＡＭ全体としての微細化、すなわちチップ面積の縮小化が実現されている。具体的には、サブワード線ドライバＳＷＬＤのＸ方向の長さを、背景技術に比べて短くすることが可能になっている。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

なお、本発明は、選択線を駆動する選択線駆動回路への適用に、特に適している。サブワード線以外の選択線の例としては、カラム選択線やメインワード線などが挙げられる。以下、上記実施の形態の変形例のひとつとして、カラム選択線を駆動する選択線駆動回路であるカラムデコーダＹＤＥＣに本発明を適用した場合について説明する。

図１９は、カラムデコーダＹＤＥＣの回路構成を示す図である。同図に示すように、カラムデコーダＹＤＥＣは、多数のカラムスイッチＹＳと接続されている。

ここで、カラムスイッチＳＷはセンスアンプＳＡごとに設けられ、センスアンプＳＡとローカルＩ／Ｏ（ＬＩＯ）との間の接続の開閉を行うスイッチ回路である。センスアンプＳＡごとに設けられるものであるため、センスアンプＳＡと同様、Ｘ方向に多数並べて配置される。

カラムデコーダＹＤＥＣの最終段には、ＮＡＮＤ回路５０、インバータ回路５１，５２が直列に設置される。このうちインバータ回路５２は、図示しないプリデコーダ回路からＮＡＮＤ回路５０及びインバータ回路５１を介して入力されるプリデコーダ信号に基づいて、カラム選択信号を駆動するためのものであり、カラムスイッチＹＳごとに設けられる。したがって、インバータ回路５２も、センスアンプＳＡと同様、Ｘ方向に多数並べて配置されることになり、そのＸ方向の長さはビット線ＢＬのピッチの所定倍に制限される。このような制限の下でも、本発明を用いて構成したインバータ回路５２では、そのＹ方向の長さを比較的短くすることが可能になっている。以下、詳しく説明する。

図２０（ａ）は、本発明を用いて構成したインバータ回路５２の平面パターンレイアウトを示す図である。また、図２０（ｂ）は、本発明を用いずに同様のインバータ回路を構成した場合の平面パターンレイアウトを示す図である。これらの図は、上記実施の形態で説明した図８と同様にして、インバータ回路５２を構成するＰチャンネルＭＯＳトランジスタＴＲ０とＮチャンネルＭＯＳトランジスタＴＲ１を描いたものである。

また、図２１（ａ）（ｂ）はそれぞれ、図２０（ａ）（ｂ）に示したインバータ回路の平面パターンレイアウト上に、インバータ回路と接続するカラム選択信号線ＹＳＥＬの配線レイアウトを表示した図である。図中の記号の意味は、図９（ａ）と同様である。

図２０（ａ）に示すように、トランジスタＴＲ１は、Ｎ型領域１１外の活性領域Ｋ５上の表面に設けられたｎ＋拡散層Ｄ１と、表面に立設されたゲート電極構造体Ｇ７とによって構成される。また、トランジスタＴＲ０は、Ｎ型領域１１内の活性領域Ｋ６上の表面に設けられたｐ＋拡散層Ｄ２と、表面に立設されたゲート電極構造体Ｇ８とによって構成される。

ゲート電極構造体Ｇ７は、図２１（ａ）に示すように、インバータ回路５１の出力に接続している。また、ｎ＋拡散層Ｄ１は、カラム選択信号線ＹＳＥＬと電位ＶＳＳとに接続されており、これにより、ゲート電極構造体Ｇ７及びｎ＋拡散層Ｄ１はトランジスタＴＲ１として機能する。

また、ゲート電極構造体Ｇ８も、図２１（ａ）に示すように、インバータ回路５１の出力に接続している。また、ｐ＋拡散層Ｄ２は、カラム選択信号線ＹＳＥＬと電位ＶＰＥＲＩとに接続されており、これにより、ゲート電極構造体Ｇ８及びｐ＋拡散層Ｄ２はトランジスタＴＲ０として機能する。

図２０（ａ）に示すように、ゲート電極構造体（ゲート電極パターン）Ｇ７，Ｇ８はそれぞれ、Ｙ方向に延在する４本の平行な直線部を有し、これらがＸ方向に並列配置されている。これに対し、図２０（ｂ）に示した比較例では、ゲート電極構造体（ゲート電極パターン）はＹ方向に延在する２本の平行な直線部を有し、これらがＸ方向に並列配置されている。このような違いにより、本発明を用いて構成したインバータ回路５２では、実効チャネル幅が変わらないにも関わらず、Ｙ方向の長さが比較例に比べて短くなっている。これは、インバータ回路に本発明を適用し、拡散層Ｄ１，Ｄ２と上層の配線とを接続するコンタクトプラグを形成する際、ラインＳＡＣ技術を用いたことによって実現されているものである。

以上のように、本発明をカラム選択線を駆動する回路であるカラムデコーダＹＤＥＣに適用した場合、カラムデコーダＹＤＥＣのＹ方向の長さを短くできる。

他にも、例えばメインワード線を駆動する回路であるメインワード線ドライバＭＬＤ（図１）は最終段にカラムデコーダＹＤＥＣと同様のＣＭＯＳを有しており、このＣＭＯＳに本発明を適用することで、メインワード線ドライバＭＬＤのＸ方向の長さを短くできる。

１０ Ｐ型半導体層
１１ Ｎ型領域
１２ 絶縁層
１３ ゲート絶縁膜
１４ ゲート電極
１５ キャップ絶縁膜
１６ａ，１６ｃ，１６ｅ，１７ａ，１７ｃ，１７ｅ ｎ＋拡散層（第２の拡散層、ソース領域）
１６ｂ，１６ｄ，１７ｂ，１７ｄ ｎ＋拡散層（第１の拡散層、ドレイン領域）
１８ａ，１８ｃ，１８ｅ，１９ａ，１９ｃ，１９ｅ ｐ＋拡散層（第２の拡散層、ソース領域）
１８ｂ，１８ｄ，１９ｂ，１９ｄ ｐ＋拡散層（第１の拡散層、ドレイン領域）
２０ サイドウォール絶縁膜
２２ 層間絶縁層
２４ マスク層
２４ａ 開口
２５ コンタクトホール
２６ ドレインコンタクトプラグ
２７ ソースコンタクトプラグ
２８，３１ 層間絶縁膜
２９ ワードコンタクトプラグ
３２ コンタクトプラグ
３３ グランドプレーン
５０ ＮＡＮＤ回路
５１，５２ インバータ回路
ＡＡＦＸＴ サブワード線選択信号線
ＡＲＦＸＢ ワード線浮防止信号線
ＢＬ ビット線
Ｄ１ ｎ＋拡散層
Ｄ２ ｐ＋拡散層
ＤＳＷＬ ダミーサブワード線
Ｇ１〜Ｇ８ ゲート電極パターン（ゲート電極構造体）
Ｋ１〜Ｋ４ 拡散領域
ＭＣ メモリセル
ＭＣＡ メモリセル領域
ＭＬＤ メインワード線ドライバ
ＭＷＤ メインワード領域
ＭＷＬＢ メインワード線
Ｑ０〜Ｑ１１ トランジスタ
Ｓ１〜Ｓ３ ゲート電極パターンセット
ＳＡ センスアンプ
ＳＡＡ センスアンプ領域
ＳＷＤ サブワード領域
ＳＷＬ サブワード線
ＳＷＬＤ サブワード線ドライバ
ＳＷＬＺ 不使用サブワード線
ＴＲ０〜ＴＲ１ トランジスタ
ＹＤＥＣ カラムデコーダ
ＹＳ カラムスイッチ
ＹＳＥＬ カラム選択信号線

Claims (12)

1. 選択線を駆動する選択線駆動回路を構成する各トランジスタのソース領域又はドレイン領域と接続するための複数のコンタクトプラグが、各トランジスタのコンタクトプラグを形成すべき部分に跨って設けられたライン形状の開口部を有するマスクを用いて前記各トランジスタを覆う絶縁層を選択エッチングするラインＳＡＣ技術を用いて形成され、
   前記開口は前記選択線と直交する方向に沿って設けられ、前記選択線はワード線であることを特徴とする半導体記憶装置の製造方法。
2. 夫々にメモリセルが接続された複数のワード線をそれぞれ駆動する複数のトランジスタのためのゲート構造体であって、その上面及び側面が絶縁膜で覆われたゲート構造体を活性領域上に列をなして形成し、
   前記活性領域及び各トランジスタの前記ゲート構造体を絶縁層で覆い、
   各トランジスタのソースおよびドレインのためのコンタクトホールを形成する部分を跨ったライン状の開口を有するマスク層を前記絶縁層上に形成し、
   前記マスク層及び複数の前記ゲート構造体の前記絶縁膜をマスクとして前記絶縁層を選択的に除去することにより複数のコンタクトホールを形成し、それらの内部に、コンタクトプラグを形成することを特徴とする半導体記憶装置の製造方法。
3. 前記開口は、前記ワード線と直交する方向に沿って設けられることを特徴とする請求項２に記載の半導体記憶装置の製造方法。
4. 前記ゲート構造体の列は、前記ワード線と直交する方向に沿って設けられることを特徴とする請求項２又は３に記載の半導体記憶装置の製造方法。
5. 複数の前記ゲート構造体の列が設けられることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
6. 前記列内で隣り合うゲート構造体の間に前記コンタクトホールを形成することを特徴とする請求項２乃至５のいずれか一項に記載の半導体記憶装置の製造方法。
7. ピッチＰで配列される複数の選択線と、
   それぞれ少なくとも２つのゲート電極パターンを含み、前記選択線の延伸方向に並べて配置される複数のゲート電極パターンセットとを備え、
   前記少なくとも２つのゲート電極パターンは、それぞれ前記選択線の延伸方向に延設され、かつ前記選択線の配列方向に並列配置され、
   前記少なくとも２つのゲート電極パターンは、それぞれ対応する前記選択線に接続され、
   前記複数のゲート電極パターンセットに含まれる各ゲート電極パターンは、２つの選択線駆動回路のための複数のトランジスタのゲートを構成し、
   前記複数の選択線は、ワード線であり、
   前記ピッチＰは、最小加工寸法Ｆの２倍であることを特徴とする半導体記憶装置。
8. 前記少なくとも２つのゲート電極パターンの間の半導体層表面に設けられた第１の拡散層と、前記少なくとも２つのゲート電極パターンの前記選択線の配列方向両側の半導体層表面に設けられた第２の拡散層とを備えることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記選択線と前記第１の拡散層とが電気的に接続されていることを特徴とする請求項８に記載の半導体記憶装置。
10. 互いに平行して延びる一対のゲート電極パターンを複数備え、複数のワード線を備え、メモリセルアレイ領域において前記複数のワード線がピッチＰで配列され、前記複数のゲート電極パターンは前記複数のワード線が延びる方向に並んで配置されており、前記複数のゲート電極パターンはそれぞれ対応するワード線に接続され、第１ワード線駆動回路を駆動する各トランジスタと第２ワード線駆動回路を構成する各トランジスタとが、複数のゲート電極パターンの中の対応するパターンをゲートとして構成されており、前記ピッチＰは、最小加工寸法Ｆの２倍であることを特徴とする半導体記憶装置。
11. 前記一対のゲート電極パターンの間の半導体層表面に設けられた第１の拡散層と、前記一対のゲート電極パターンの前記ワード線の配列方向両側の半導体層表面に設けられた第２の拡散層とを備えることを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記ワード線と前記第１の拡散層とが電気的に接続されていることを特徴とする請求項１１に記載の半導体記憶装置。

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