JPH0797608B2 - 不揮発性半導体メモリおよびその製造方法 - Google Patents
不揮発性半導体メモリおよびその製造方法Info
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- JPH0797608B2 JPH0797608B2 JP63263164A JP26316488A JPH0797608B2 JP H0797608 B2 JPH0797608 B2 JP H0797608B2 JP 63263164 A JP63263164 A JP 63263164A JP 26316488 A JP26316488 A JP 26316488A JP H0797608 B2 JPH0797608 B2 JP H0797608B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、不揮発性半導体メモリおよびその製造方法に
係り、特に三層構造のゲート電極を有する電気的消去・
再書込み可能な読出し専用メモリ（以下、EEPROMと略記
する）におけるセルトランジスタの構造およびセルアレ
イおよびセルトランジスタの形成方法に関する。
係り、特に三層構造のゲート電極を有する電気的消去・
再書込み可能な読出し専用メモリ（以下、EEPROMと略記
する）におけるセルトランジスタの構造およびセルアレ
イおよびセルトランジスタの形成方法に関する。
（従来の技術） 電気的にデータの書込みが可能な不揮発性半導体メモリ
の１つとして、紫外線消去型再書込み可能な読出し専用
メモリ（EPROM）があり、その大容量化が進んでいる。
そして、特に高集積化を図るための技術として、米国特
許明細書第4,597,060には、局所酸化法を用いずに素子
分解を行うことによってEPROMセルを形成する方法が開
示されている。
の１つとして、紫外線消去型再書込み可能な読出し専用
メモリ（EPROM）があり、その大容量化が進んでいる。
そして、特に高集積化を図るための技術として、米国特
許明細書第4,597,060には、局所酸化法を用いずに素子
分解を行うことによってEPROMセルを形成する方法が開
示されている。
このEPROMセルの平面パターンは第22図（ａ）に示して
おり、行線（ワード線）方向に沿うＢ−Ｂ線および列線
（データ線）方向に沿うＣ−Ｃ線の断面構造をそれぞれ
第22図（ｂ）および第22図（ｃ）に示している。このEP
ROMセルの形成方法は、先ず、半導体基板170の表面上に
第１のゲート絶縁膜171を形成し、この第１のゲート絶
縁膜上に第１のポリシリコン膜172を堆積し、これをセ
ルアレイの列方向に沿う所定幅を有するストライプ状に
エッチングしてパターニングし、この列方向にストライ
プ状にパターニングされた第１のポリシリコン膜172を
マスクとして前記半導体基板内に基板とは逆導電型の不
純物拡散領域173を形成してセルトランジスタのソース
領域およびドレイン領域を形成し、前記ストライプ状に
パターニングされた第１のポリシリコン膜相互間の基板
上に第１のポリシリコン膜172とほぼ同じ厚さの第１の
絶縁膜174埋込み形成し、この後に半導体基板上に第２
のゲート絶縁膜175を形成し、この第２のゲート絶縁膜
上に第２のポリシリコン膜176を堆積し、この第２のポ
リシリコン膜176と第２のゲート絶縁膜175と第１のポリ
シリコン膜172とをセルアレイの行方向に沿う所定幅を
有するストライプ状にエッチングして制御ゲート電極17
6および浮遊ゲート電極172を形成し、この行方向のスト
ライプ状にパターニングされた制御ゲート電極176をマ
スクとして前記半導体基板の露出している表面に基板と
同一導電型の不純物イオンを注入することによって、列
方向の素子領域を規定するための素子分離領域177を形
成する。
おり、行線（ワード線）方向に沿うＢ−Ｂ線および列線
（データ線）方向に沿うＣ−Ｃ線の断面構造をそれぞれ
第22図（ｂ）および第22図（ｃ）に示している。このEP
ROMセルの形成方法は、先ず、半導体基板170の表面上に
第１のゲート絶縁膜171を形成し、この第１のゲート絶
縁膜上に第１のポリシリコン膜172を堆積し、これをセ
ルアレイの列方向に沿う所定幅を有するストライプ状に
エッチングしてパターニングし、この列方向にストライ
プ状にパターニングされた第１のポリシリコン膜172を
マスクとして前記半導体基板内に基板とは逆導電型の不
純物拡散領域173を形成してセルトランジスタのソース
領域およびドレイン領域を形成し、前記ストライプ状に
パターニングされた第１のポリシリコン膜相互間の基板
上に第１のポリシリコン膜172とほぼ同じ厚さの第１の
絶縁膜174埋込み形成し、この後に半導体基板上に第２
のゲート絶縁膜175を形成し、この第２のゲート絶縁膜
上に第２のポリシリコン膜176を堆積し、この第２のポ
リシリコン膜176と第２のゲート絶縁膜175と第１のポリ
シリコン膜172とをセルアレイの行方向に沿う所定幅を
有するストライプ状にエッチングして制御ゲート電極17
6および浮遊ゲート電極172を形成し、この行方向のスト
ライプ状にパターニングされた制御ゲート電極176をマ
スクとして前記半導体基板の露出している表面に基板と
同一導電型の不純物イオンを注入することによって、列
方向の素子領域を規定するための素子分離領域177を形
成する。
この場合、前記セルトランジスタのソース領域およびド
レイン領域となる不純物拡散領域173上には厚い第１の
絶縁膜174があるので、このソース領域およびドレイン
領域には上記イオンが注入されることはない。
レイン領域となる不純物拡散領域173上には厚い第１の
絶縁膜174があるので、このソース領域およびドレイン
領域には上記イオンが注入されることはない。
このようなEPROMセルの形成方法によれば、第２のポリ
シリコン膜（制御ゲート電極）176をマスクとてイオン
を注入することによって素子分離領域177を形成するの
で、素子分離領域177は局所酸化法によって形成される
バーズビークのようなフリンジを持たず、しかも、浮遊
ゲート電極172も制御ゲート電極176の形成時にセルフア
ラインにより形成されるので、マスク合わせの余裕が必
要なくて合わせずれがなく、また、行方向に隣り合うセ
ルのソース領域およびドレイン領域を共有できるので、
非常に微細なセルの加工が可能となる。
シリコン膜（制御ゲート電極）176をマスクとてイオン
を注入することによって素子分離領域177を形成するの
で、素子分離領域177は局所酸化法によって形成される
バーズビークのようなフリンジを持たず、しかも、浮遊
ゲート電極172も制御ゲート電極176の形成時にセルフア
ラインにより形成されるので、マスク合わせの余裕が必
要なくて合わせずれがなく、また、行方向に隣り合うセ
ルのソース領域およびドレイン領域を共有できるので、
非常に微細なセルの加工が可能となる。
しかし、上記したような米国特許明細書第4,597,060に
示された二層ゲート電極構造を有するEPROMセルは、電
気的消去が不可能であり、このEPROMセルを用いたEPROM
集積回路は、パッケージに紫外線照射用の窓を設ける必
要があって高価になり、これをプリント基板上に実装し
た後は、データの書換え作業が困難になる。
示された二層ゲート電極構造を有するEPROMセルは、電
気的消去が不可能であり、このEPROMセルを用いたEPROM
集積回路は、パッケージに紫外線照射用の窓を設ける必
要があって高価になり、これをプリント基板上に実装し
た後は、データの書換え作業が困難になる。
一方、電気的消去が可能な従来のEEPROMセルには、制御
ゲート電極と浮遊ゲート電極との二層ゲート電極構造を
有するものと、さらに、消去ゲート電極を有する三層ゲ
ート電極構造を有するものとがある。前者のEEPROMセル
は、消去に際して、セルトランジスタのドレインまたは
ソースに高電圧を印加してゲート酸化膜のトンネル電流
を利用するものであり、この高電圧としてドレイン接合
またはソース接合のブレークダウン耐圧以下しか印加で
きず、消去効率を上げるためには、浮遊ゲート電極とド
レインまたはソースとの間の第１ゲート酸化膜の膜厚を
薄くする必要があるが、これに伴い、浮遊ゲート電極と
ドレインまたはソースとの間の容量と、浮遊ゲート電極
と半導体基板との間の容量との割合が増加し、書込み特
性に影響する制御ゲート電極と浮遊ゲートとの間の容量
の割合が減少する。
ゲート電極と浮遊ゲート電極との二層ゲート電極構造を
有するものと、さらに、消去ゲート電極を有する三層ゲ
ート電極構造を有するものとがある。前者のEEPROMセル
は、消去に際して、セルトランジスタのドレインまたは
ソースに高電圧を印加してゲート酸化膜のトンネル電流
を利用するものであり、この高電圧としてドレイン接合
またはソース接合のブレークダウン耐圧以下しか印加で
きず、消去効率を上げるためには、浮遊ゲート電極とド
レインまたはソースとの間の第１ゲート酸化膜の膜厚を
薄くする必要があるが、これに伴い、浮遊ゲート電極と
ドレインまたはソースとの間の容量と、浮遊ゲート電極
と半導体基板との間の容量との割合が増加し、書込み特
性に影響する制御ゲート電極と浮遊ゲートとの間の容量
の割合が減少する。
これに対して、後者のEEPROMセルは、消去に際して、消
去ゲート電極に高電圧を印加するものであり、第１ゲー
ト酸化膜の膜厚を薄くする必要がなく、書込み特性に影
響する制御ゲート電極と浮遊ゲートとの間の容量の割合
が減少することなく、EPROMセル並みの書込み特性が十
分に得られる。
去ゲート電極に高電圧を印加するものであり、第１ゲー
ト酸化膜の膜厚を薄くする必要がなく、書込み特性に影
響する制御ゲート電極と浮遊ゲートとの間の容量の割合
が減少することなく、EPROMセル並みの書込み特性が十
分に得られる。
ところで、従来のEEPROMセルは、隣り合うセル相互間の
絶縁（素子分離）のために、局所酸化法（LOCOS法）を
用いて熱酸化によりフィールド酸化膜を選択的に形成し
ている。しかし、この局所酸化法は、半導体基板表面に
対して縦方向に厚い酸化膜を容易に形成できる利点を持
っているが、同時に横方向にもバーズビーク状に酸化膜
が形成されてしまうので素子分離領域が広がってしま
い、結果としてセル面積が大きくなってしまうという欠
点を持っている。
絶縁（素子分離）のために、局所酸化法（LOCOS法）を
用いて熱酸化によりフィールド酸化膜を選択的に形成し
ている。しかし、この局所酸化法は、半導体基板表面に
対して縦方向に厚い酸化膜を容易に形成できる利点を持
っているが、同時に横方向にもバーズビーク状に酸化膜
が形成されてしまうので素子分離領域が広がってしま
い、結果としてセル面積が大きくなってしまうという欠
点を持っている。
（発明が解決しようとする課題） 本発明は、上記したような従来の局所酸化法によって形
成されるバーズビータを持たない素子分離領域により素
子分離されたEPROMセルは、非常に微細なセルの加工が
可能となって高集積化が可能となるが、電気的消去が不
可能であってEEPROMセルとしては使用できないという問
題がある点を解決すべくなされたもので、非常に微細な
セルの加工が可能となって高集積化が可能となり、しか
も、電気的消去が可能なEEPROMセルを有する不揮発性半
導体メモリおよびその製造方法に提供することを目的と
する。
成されるバーズビータを持たない素子分離領域により素
子分離されたEPROMセルは、非常に微細なセルの加工が
可能となって高集積化が可能となるが、電気的消去が不
可能であってEEPROMセルとしては使用できないという問
題がある点を解決すべくなされたもので、非常に微細な
セルの加工が可能となって高集積化が可能となり、しか
も、電気的消去が可能なEEPROMセルを有する不揮発性半
導体メモリおよびその製造方法に提供することを目的と
する。
［発明の構成］ （課題を解決するための手段） 第１番目の発明は、半導体基板内に設けられたバーズビ
ーグを持たない素子分離領域により素子分離されたソー
ス領域およびドレイン領域が形成されているセルトラン
ジスタが行列状に配列されてなるセルアレイを有する不
揮発性半導体メモリにおいて、上記セルトランジスタは
半導体基板上に三層構造のゲート電極を有しており、こ
の三層構造のゲート電極は、第３層目のゲート電極がそ
れぞれゲート絶縁膜を介して第１層目のゲート電極およ
び第２層目のゲート電極に対向して設けられ、第１層目
のゲート電極は浮遊ゲート電極であり、第２層目のゲー
ト電極および第３層目のゲート電極のいずれか一方が消
去ゲート電極、他方が制御ゲート電極として用いられ、
上記消去ゲート電極および制御ゲート電極は、互いに平
行に設けられ、かつ、前記ソース領域およびドレイン領
域間のチャネル領域のチャネル幅方向に直交する方向に
設けられており、チャネル領域のチャネル長さ方向に隣
り合うセルトランジスタのソース領域およびドレイン領
域が共通に形成されている。さらに第２層目のゲート電
極が第１層目のゲート電極に対してチャネル幅方向にず
れ、かつ第２層目のゲート電極と素子分離領域との間の
半導体基板上に高耐圧性を有する絶縁膜が埋込み形成さ
れていることを特徴とする。
ーグを持たない素子分離領域により素子分離されたソー
ス領域およびドレイン領域が形成されているセルトラン
ジスタが行列状に配列されてなるセルアレイを有する不
揮発性半導体メモリにおいて、上記セルトランジスタは
半導体基板上に三層構造のゲート電極を有しており、こ
の三層構造のゲート電極は、第３層目のゲート電極がそ
れぞれゲート絶縁膜を介して第１層目のゲート電極およ
び第２層目のゲート電極に対向して設けられ、第１層目
のゲート電極は浮遊ゲート電極であり、第２層目のゲー
ト電極および第３層目のゲート電極のいずれか一方が消
去ゲート電極、他方が制御ゲート電極として用いられ、
上記消去ゲート電極および制御ゲート電極は、互いに平
行に設けられ、かつ、前記ソース領域およびドレイン領
域間のチャネル領域のチャネル幅方向に直交する方向に
設けられており、チャネル領域のチャネル長さ方向に隣
り合うセルトランジスタのソース領域およびドレイン領
域が共通に形成されている。さらに第２層目のゲート電
極が第１層目のゲート電極に対してチャネル幅方向にず
れ、かつ第２層目のゲート電極と素子分離領域との間の
半導体基板上に高耐圧性を有する絶縁膜が埋込み形成さ
れていることを特徴とする。
第２番目の発明は、第１番目の発明に係る不揮発性半導
体メモリにおいて、浮遊ゲート電極は、前記セルトラン
ジスタのソース電極およびドレイン領域間のチャネル領
域のチャネル長より短く、このチャネル領域上のソース
領域側付近またはドレイン領域側付近に浮遊ゲート電極
が存在しないオフセット部を有しており、このオフセッ
ト部で前記制御ゲート電極がゲート絶縁膜を介して前記
チャネル領域の一部に対向して選択トランジスタ部が形
成されていることを特徴とする。
体メモリにおいて、浮遊ゲート電極は、前記セルトラン
ジスタのソース電極およびドレイン領域間のチャネル領
域のチャネル長より短く、このチャネル領域上のソース
領域側付近またはドレイン領域側付近に浮遊ゲート電極
が存在しないオフセット部を有しており、このオフセッ
ト部で前記制御ゲート電極がゲート絶縁膜を介して前記
チャネル領域の一部に対向して選択トランジスタ部が形
成されていることを特徴とする。
第３番目の発明は、第１番目の発明または第２番目の発
明に係る不揮発性半導体メモリにおいて、セルアレイ
は、同一行の隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成され、この共通に形成さ
れたソース・ドレイン領域が同一列の各メモリセルに共
通に列方向に形成されており、同一行の各メモリセルの
消去ゲート電極が共通に行方向に形成されると共に、こ
れに平行に同一行の各メモリセルの制御ゲート電極が共
通に行方向に形成されていることを特徴とする。
明に係る不揮発性半導体メモリにおいて、セルアレイ
は、同一行の隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成され、この共通に形成さ
れたソース・ドレイン領域が同一列の各メモリセルに共
通に列方向に形成されており、同一行の各メモリセルの
消去ゲート電極が共通に行方向に形成されると共に、こ
れに平行に同一行の各メモリセルの制御ゲート電極が共
通に行方向に形成されていることを特徴とする。
第４番目の発明は、第３番目の発明に係る不揮発性半導
体メモリにおいて、前記消去ゲート電極は、隣り合う少
なくとも二行の各セルトランジスタに共通に形成されて
いることを特徴とする。
体メモリにおいて、前記消去ゲート電極は、隣り合う少
なくとも二行の各セルトランジスタに共通に形成されて
いることを特徴とする。
第５番目の発明は、第３番目の発明に係る不揮発性半導
体メモリにおいて、各行の消去ゲート電極に選択的に消
去電圧が印加され、または、複数行の消去ゲート電極が
一括接続されて共通に消去電圧が印加され、あるいは、
複数行の消去ゲート電極にそれぞれ独立に同時に消去電
圧が印加されることを特徴とする。
体メモリにおいて、各行の消去ゲート電極に選択的に消
去電圧が印加され、または、複数行の消去ゲート電極が
一括接続されて共通に消去電圧が印加され、あるいは、
複数行の消去ゲート電極にそれぞれ独立に同時に消去電
圧が印加されることを特徴とする。
第６番目の発明は、三層構造のゲート電極を有し、三層
構造のゲート電極の第２層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造する１つの具体的な方法を提供す
る。
構造のゲート電極の第２層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造する１つの具体的な方法を提供す
る。
第７番目の発明は、三層構造のゲート電極を有し、三層
構造のゲート電極の第２層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造する他の具体的な方法を提供する。
構造のゲート電極の第２層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造する他の具体的な方法を提供する。
第８番目の発明は、三層構造のゲート電極を有し、三層
構造のゲート電極の第２層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造するさらに他の具体的な方法を提供
する。
構造のゲート電極の第２層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造するさらに他の具体的な方法を提供
する。
第９番目の発明は、三層構造のゲート電極を有し、三層
構造のゲート電極の第３層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造する１つの具体的な方法を提供す
る。
構造のゲート電極の第３層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造する１つの具体的な方法を提供す
る。
第10番目の発明は、三層構造のゲート電極を有し、三層
構造のゲート電極の第３層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造する他の具体的な方法を提供する。
構造のゲート電極の第３層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造する他の具体的な方法を提供する。
第11番目の発明は、三層構造のゲート電極を有し、三層
構造のゲート電極の第３層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造するさらに他の具体的な方法を提供
する。
構造のゲート電極の第３層目が消去ゲート電極となるセ
ルトランジスタを有する不揮発性半導体メモリを、LOCO
S法によらずに製造するさらに他の具体的な方法を提供
する。
（作用） 第１番目の発明によれば、セルトランジスタは、半導体
基板上に消去ゲート電極を含む三層構造のゲート電極を
有しているので、電気的に消去可能であり、しかも、制
御ゲート電極がそれぞれ高耐圧性を有するゲート絶縁膜
を介して浮遊ゲート電極および消去ゲート電極に対向さ
せておくことにより、信頼性の高いEEPROMセルを実現で
きる。
基板上に消去ゲート電極を含む三層構造のゲート電極を
有しているので、電気的に消去可能であり、しかも、制
御ゲート電極がそれぞれ高耐圧性を有するゲート絶縁膜
を介して浮遊ゲート電極および消去ゲート電極に対向さ
せておくことにより、信頼性の高いEEPROMセルを実現で
きる。
また、上記セルトランジスタは、LOCOS法によらずに形
成されたバーズビークを持たない素子分離領域により素
子分離されており、ゲートのフリンジ部分も形成するこ
とがなく、セル面積が従来のEPROMセルと同程度に小さ
くて高集積化が可能である。
成されたバーズビークを持たない素子分離領域により素
子分離されており、ゲートのフリンジ部分も形成するこ
とがなく、セル面積が従来のEPROMセルと同程度に小さ
くて高集積化が可能である。
また、上記セルトランジスタは、チャネル領域のチャネ
ル長さ方向に隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成されているので、ソース
領域およびドレイン領域と上層配線とのコンタクト部の
数を減らすことができ、更に高集積化が可能である。
ル長さ方向に隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成されているので、ソース
領域およびドレイン領域と上層配線とのコンタクト部の
数を減らすことができ、更に高集積化が可能である。
また、上記したようなEEPROMセルは、消去に際して、消
去ゲート電極に高電圧を印加するものであるが、浮遊ゲ
ート電極下の第１ゲート酸化膜の膜厚を薄くする必要が
なく、書込み特性に影響する制御ゲート電極と浮遊ゲー
トとの間の容量の割合が減少することなく、EPROMセル
並みの書込み特性が十分に得られる。
去ゲート電極に高電圧を印加するものであるが、浮遊ゲ
ート電極下の第１ゲート酸化膜の膜厚を薄くする必要が
なく、書込み特性に影響する制御ゲート電極と浮遊ゲー
トとの間の容量の割合が減少することなく、EPROMセル
並みの書込み特性が十分に得られる。
また、浮遊ゲート電極の片側の上縁部（エッジ部）から
側面部の一部まで完全に覆うように消去ゲート電極を形
成しているので、消去時に上記エッジ部の効果により消
去効率が増加する。
側面部の一部まで完全に覆うように消去ゲート電極を形
成しているので、消去時に上記エッジ部の効果により消
去効率が増加する。
また、素子分離領域の上方、20V程度の高電圧が印加さ
れる消去ゲート電極が位置しても、この素子分離領域上
の基板上に厚い第３の絶縁膜を埋込んでおくことによ
り、この部分の耐圧が高く、信頼性の向上が可能になっ
ている。
れる消去ゲート電極が位置しても、この素子分離領域上
の基板上に厚い第３の絶縁膜を埋込んでおくことによ
り、この部分の耐圧が高く、信頼性の向上が可能になっ
ている。
第２番目の発明によれば、セルトランジスタのソース領
域付近に選択トランジスタ部を形成しておくことによ
り、書込み時、読出し時に、誤書込み、誤差出しを防止
可能なEEPROMセルを実現できる。
域付近に選択トランジスタ部を形成しておくことによ
り、書込み時、読出し時に、誤書込み、誤差出しを防止
可能なEEPROMセルを実現できる。
第３番目の発明によれば、同一行の隣り合うセルトラン
ジスタのソース領域およびドレイン領域が共通に形成さ
れているので、セルの行方向の微細化が可能であると共
にソース・ドレイン領域に対する上層配線のコンタクト
部が少なくなる。
ジスタのソース領域およびドレイン領域が共通に形成さ
れているので、セルの行方向の微細化が可能であると共
にソース・ドレイン領域に対する上層配線のコンタクト
部が少なくなる。
また、上記ソース領域およびドレイン領域が同一列の各
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。
また、同一行の各メモリセルの消去ゲート電極が共通に
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、ワード線単位での消去
（ブロック消去）が可能になり、消去専用のデコーダが
不要にになる。
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、ワード線単位での消去
（ブロック消去）が可能になり、消去専用のデコーダが
不要にになる。
第４番目の発明によれば、隣り合う二行を１組とする各
組で、消去ゲート電極が二行の各セルトランジスタに共
通となるように形成することによって、２ワード線単位
のブロック消去とが、一括消去を行うタイプのEEPROMの
場合には、２ワード線単位のブロック消去が可能とな
り、セルピッチ幅の減少と消去ゲート電極の低抵抗化が
可能になり、高集積化、高速化が可能となる。
組で、消去ゲート電極が二行の各セルトランジスタに共
通となるように形成することによって、２ワード線単位
のブロック消去とが、一括消去を行うタイプのEEPROMの
場合には、２ワード線単位のブロック消去が可能とな
り、セルピッチ幅の減少と消去ゲート電極の低抵抗化が
可能になり、高集積化、高速化が可能となる。
第５番目の発明によれば、消去線の選択方法により、全
ビットを一括消去したり、ワード線単位で消去（ブロッ
ク消去）することができる。
ビットを一括消去したり、ワード線単位で消去（ブロッ
ク消去）することができる。
第６番目乃至第11図目の発明によれば、トンネル絶縁膜
に対して二度酸化や重ね酸化などの膜質を悪化させる工
程はなく、消去徳に高電界が印加されるので高い信頼性
が要求されるトンネル絶縁膜を良質で高い信頼性を有す
るように形成することができる。
に対して二度酸化や重ね酸化などの膜質を悪化させる工
程はなく、消去徳に高電界が印加されるので高い信頼性
が要求されるトンネル絶縁膜を良質で高い信頼性を有す
るように形成することができる。
また、ソース領域およびドレイン領域および素子分離領
域をそれぞれゲートとなるポリシリコンをマスクとして
形成するので、マスク合わせの余裕を考慮する必要がな
く、この点でもセル面積の縮小化と高集積化が可能であ
る。
域をそれぞれゲートとなるポリシリコンをマスクとして
形成するので、マスク合わせの余裕を考慮する必要がな
く、この点でもセル面積の縮小化と高集積化が可能であ
る。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）は、EEPROMセルのアレイを有する半導体集
積回路、例えばEEPROM集積回路におけるセルアレイの一
部の平面パターンを示しており、行線（ワード線）方向
に沿うＢ−Ｂ線および列線（データ線）方向に沿うＣ−
Ｃ線の断面構造をそれぞれ第１図（ｂ）および第１図
（ｃ）に示している。
積回路、例えばEEPROM集積回路におけるセルアレイの一
部の平面パターンを示しており、行線（ワード線）方向
に沿うＢ−Ｂ線および列線（データ線）方向に沿うＣ−
Ｃ線の断面構造をそれぞれ第１図（ｂ）および第１図
（ｃ）に示している。
即ち、このEEPROM集積回路は、半導体基板１内に設けら
れたバーズビークを持たない素子分離領域２により素子
分離されたソース領域およびドレイン領域が形成されて
いるセルトランジスタが行列状に配列されてなるセルア
レイを有している。上記セルトランジスタは、半導体基
板１上に三層構造のゲート電極を有しており、この三層
構造のゲート電極は、第３層目のゲート電極３がそれぞ
れ高耐圧性を有するゲート絶縁膜４を介して第１番目の
ゲート電極５および第２層目のゲート電極６に対向して
設けられている。そして、第１層目のゲート電極は浮遊
ゲート電極５であり、第２層目のゲート電極は消去ゲー
ト電極６として用いられ、この消去ゲート電極６は浮遊
ゲート電極５に対して例えば幅方向にずれて一部が対向
するように形成されており、第３層目のゲート電極は制
御ゲート電極３として用いられている。
れたバーズビークを持たない素子分離領域２により素子
分離されたソース領域およびドレイン領域が形成されて
いるセルトランジスタが行列状に配列されてなるセルア
レイを有している。上記セルトランジスタは、半導体基
板１上に三層構造のゲート電極を有しており、この三層
構造のゲート電極は、第３層目のゲート電極３がそれぞ
れ高耐圧性を有するゲート絶縁膜４を介して第１番目の
ゲート電極５および第２層目のゲート電極６に対向して
設けられている。そして、第１層目のゲート電極は浮遊
ゲート電極５であり、第２層目のゲート電極は消去ゲー
ト電極６として用いられ、この消去ゲート電極６は浮遊
ゲート電極５に対して例えば幅方向にずれて一部が対向
するように形成されており、第３層目のゲート電極は制
御ゲート電極３として用いられている。
ここで、上記高耐圧性を有するゲート絶縁膜４は、例え
ば酸化膜と窒化膜とが二層以上積層された複合膜、また
は、酸化膜のみからなり、７は半導体基板表面と浮遊ゲ
ート電極５との間のゲート絶縁膜、８は浮遊ゲート電極
５と消去ゲート電極６との間のトンネル絶縁膜、９は前
記ソース領域およびドレイン領域上の半導体基板上に埋
込まれた絶縁膜であり、例えばCVD（化学気相成長）法
により形成されたCVD酸化膜である。消去ゲート電極６
および制御ゲート電極３は、互いに平行に行方向に設け
られ、かつ、前記ソース領域およびドレイン領域間のチ
ャネル領域のチャネル幅方向に直交する方向に設けられ
ている。また、チャネル領域のチャネル長さ方向に隣り
合うセルトランジスタのソース領域およびドレイン領域
が共通に形成されてソース・ドレイン領域10となってい
る。
ば酸化膜と窒化膜とが二層以上積層された複合膜、また
は、酸化膜のみからなり、７は半導体基板表面と浮遊ゲ
ート電極５との間のゲート絶縁膜、８は浮遊ゲート電極
５と消去ゲート電極６との間のトンネル絶縁膜、９は前
記ソース領域およびドレイン領域上の半導体基板上に埋
込まれた絶縁膜であり、例えばCVD（化学気相成長）法
により形成されたCVD酸化膜である。消去ゲート電極６
および制御ゲート電極３は、互いに平行に行方向に設け
られ、かつ、前記ソース領域およびドレイン領域間のチ
ャネル領域のチャネル幅方向に直交する方向に設けられ
ている。また、チャネル領域のチャネル長さ方向に隣り
合うセルトランジスタのソース領域およびドレイン領域
が共通に形成されてソース・ドレイン領域10となってい
る。
そして、上記セルアレイは、同一行の隣り合うセルトラ
ンジスタのソース領域およびドレイン領域が共通に形成
されており、共通に形成されたソース・ドレイン領域10
が同一列の各メモリセルに共通に列方向に形成されて列
線（データ線）となっており、同一行の各メモリセルの
消去ゲート電極６が共通に行方向に形成されて消去線が
形成されていると共に、これに平行に同一行の各メモリ
セルの制御ゲート電極３が共通に行方向に形成されてワ
ード線（制御ゲート線）が形成されている。
ンジスタのソース領域およびドレイン領域が共通に形成
されており、共通に形成されたソース・ドレイン領域10
が同一列の各メモリセルに共通に列方向に形成されて列
線（データ線）となっており、同一行の各メモリセルの
消去ゲート電極６が共通に行方向に形成されて消去線が
形成されていると共に、これに平行に同一行の各メモリ
セルの制御ゲート電極３が共通に行方向に形成されてワ
ード線（制御ゲート線）が形成されている。
次に、第１図（ａ）乃至（ｃ）に示したセルトランジス
タを、LOCOS法によらずに製造する方法について、ワー
ド線方向に沿う断面構造を示す第２図（ａ）乃至（ｊ）
および列線方向に沿う断面構造を示す第３図（ａ）乃至
（ｊ）を参照しながら説明する。
タを、LOCOS法によらずに製造する方法について、ワー
ド線方向に沿う断面構造を示す第２図（ａ）乃至（ｊ）
および列線方向に沿う断面構造を示す第３図（ａ）乃至
（ｊ）を参照しながら説明する。
先ず、第２図（ａ）、第３図（ａ）に示すように、例え
ばｐ型の半導体基板１の表面の全面に、セルトランジス
タの閾値制御のためにイオン注入した後、第１のゲート
絶縁膜（例えば熱酸化膜）７を300Å程度形成し、この
第１のゲート絶縁膜７上に第１のポリシリコン膜５を堆
積し、これをセルアレイの列方向に所定幅を有するスト
ライプ状にパターニングして浮遊ゲート電極の長さを決
定する。なお、この工程において、第１のゲート絶縁膜
７をエッチングしても、エッチングせずに残してかまわ
ない（後述する他の実施例においても同様である）。
ばｐ型の半導体基板１の表面の全面に、セルトランジス
タの閾値制御のためにイオン注入した後、第１のゲート
絶縁膜（例えば熱酸化膜）７を300Å程度形成し、この
第１のゲート絶縁膜７上に第１のポリシリコン膜５を堆
積し、これをセルアレイの列方向に所定幅を有するスト
ライプ状にパターニングして浮遊ゲート電極の長さを決
定する。なお、この工程において、第１のゲート絶縁膜
７をエッチングしても、エッチングせずに残してかまわ
ない（後述する他の実施例においても同様である）。
次に、第２図（ｂ）、第３図（ｂ）に示すように、上記
列方向にストライプ状にパターニングされた第１のポリ
シリコン膜５をマスクとして、前記半導体基板内に基板
とは逆動電型で高濃度n+の不純物拡散領域を形成してセ
ルトランジスタのソース・ドレイン領域10を形成する。
列方向にストライプ状にパターニングされた第１のポリ
シリコン膜５をマスクとして、前記半導体基板内に基板
とは逆動電型で高濃度n+の不純物拡散領域を形成してセ
ルトランジスタのソース・ドレイン領域10を形成する。
次に、第２図（ｃ）、第３図（ｃ）に示すように、前記
ストライプ状にパターニングされた第１のポリシリコン
膜相互間の基板上（前記n+領域10上の基板上）に第１の
ポリシリコン膜５とほぼ同じ厚さの第１の絶縁膜９を埋
込み形成する。この場合、先ず、第１のポリシリコン膜
５上に薄い酸化膜を形成した後、第１のポリシリコン膜
５より厚いCVD酸化膜９を形成する。そして、この厚いC
VD酸化膜上にレジスト11を表面が平坦になるように塗布
する。このレジスト11は、CVD酸化膜９とのエッチング
化が1:1であるようなものを用いる。そこで、レジスト1
1とCVD酸化膜９とを同時に、第１のポリシリコン膜５の
上面までエッチングすることにより、第２図（ｄ）、第
３図（ｄ）に示すように、第１のポリシリコン膜５とほ
ぼ同じ厚さのCVD酸化膜９をn+領域10上の基板上に埋込
むことができる。
ストライプ状にパターニングされた第１のポリシリコン
膜相互間の基板上（前記n+領域10上の基板上）に第１の
ポリシリコン膜５とほぼ同じ厚さの第１の絶縁膜９を埋
込み形成する。この場合、先ず、第１のポリシリコン膜
５上に薄い酸化膜を形成した後、第１のポリシリコン膜
５より厚いCVD酸化膜９を形成する。そして、この厚いC
VD酸化膜上にレジスト11を表面が平坦になるように塗布
する。このレジスト11は、CVD酸化膜９とのエッチング
化が1:1であるようなものを用いる。そこで、レジスト1
1とCVD酸化膜９とを同時に、第１のポリシリコン膜５の
上面までエッチングすることにより、第２図（ｄ）、第
３図（ｄ）に示すように、第１のポリシリコン膜５とほ
ぼ同じ厚さのCVD酸化膜９をn+領域10上の基板上に埋込
むことができる。
次に、第２図（ｅ）、第３図（ｅ）に示すように、半導
体基板上にトンネル絶縁膜用の第２のゲート絶縁膜（例
えば酸化膜）８を〜300Å程度形成する。さらに、この
第２のゲート絶縁膜上に第２のポリシリコン膜６を堆積
し、この第２のポリシリコン膜上にレジスト12をパター
ン形成し、このレジスト12をマスクとして、第２図
（ｆ）、第３図（ｆ）に示すように、第２のポリシリコ
ン膜６と第２のゲート絶縁膜８と第１のポリシリコン膜
６とをセルアレイの行方向（前記列方向に直行する方
向）に沿って所定幅を有するストライプ状にパターニン
グして浮遊ゲート電極の幅を決定する。この時、前記埋
込み形成されているCVD酸化膜９は、エッチングされず
に残る。
体基板上にトンネル絶縁膜用の第２のゲート絶縁膜（例
えば酸化膜）８を〜300Å程度形成する。さらに、この
第２のゲート絶縁膜上に第２のポリシリコン膜６を堆積
し、この第２のポリシリコン膜上にレジスト12をパター
ン形成し、このレジスト12をマスクとして、第２図
（ｆ）、第３図（ｆ）に示すように、第２のポリシリコ
ン膜６と第２のゲート絶縁膜８と第１のポリシリコン膜
６とをセルアレイの行方向（前記列方向に直行する方
向）に沿って所定幅を有するストライプ状にパターニン
グして浮遊ゲート電極の幅を決定する。この時、前記埋
込み形成されているCVD酸化膜９は、エッチングされず
に残る。
この状態で、上記行方向にストライプ状にパターニング
された第２のポリシリコン膜６をマスクとして、基板と
は同一導電型の不純物イオン（例えばボロンB+）を半導
体基板内に注入し、バーズビーグを持たないp+型の素子
分離領域２を形成して列方向の素子領域を規定する。こ
の時、n+領域10は、その上側の厚いCVD酸化膜９により
保護されるので、上記イオン注入の影響を受けない。
された第２のポリシリコン膜６をマスクとして、基板と
は同一導電型の不純物イオン（例えばボロンB+）を半導
体基板内に注入し、バーズビーグを持たないp+型の素子
分離領域２を形成して列方向の素子領域を規定する。こ
の時、n+領域10は、その上側の厚いCVD酸化膜９により
保護されるので、上記イオン注入の影響を受けない。
この状態では、第２のポリシリコン膜６が浮遊ゲート電
極５上を安全に覆っており、次の工程で形成する制御ゲ
ート電極３と浮遊ゲート電極５との結合容量比Ｃcf/Ct
を大きくするために、第２図（ｇ）、第３図（ｇ）に示
すように形成したレジスト13をマスクとして、前記行方
向にストライプ状にパターニングされた第２のポリシリ
コン膜６の片側部分をその下方の浮遊ゲート電極５の幅
より狭くなるようにエッチングし、浮遊ゲート電極５の
一部にだけ第２のゲート絶縁膜８を介して対向する消去
ゲート電極６を形成する。
極５上を安全に覆っており、次の工程で形成する制御ゲ
ート電極３と浮遊ゲート電極５との結合容量比Ｃcf/Ct
を大きくするために、第２図（ｇ）、第３図（ｇ）に示
すように形成したレジスト13をマスクとして、前記行方
向にストライプ状にパターニングされた第２のポリシリ
コン膜６の片側部分をその下方の浮遊ゲート電極５の幅
より狭くなるようにエッチングし、浮遊ゲート電極５の
一部にだけ第２のゲート絶縁膜８を介して対向する消去
ゲート電極６を形成する。
次に、第２図（ｈ）、第３図（ｈ）に示すように、半導
体基板上に第３のゲート絶縁膜４を形成する。この第３
のゲート絶縁膜４としては、例えば酸化膜／窒化膜／酸
化膜の三層構造で形成することによって、高耐圧性を持
たせることができ、しかも、酸化膜よりも高い誘電率を
持たせることによって制御ゲート電極３と浮遊ゲート電
極５との結合容量Ｃcfを大きくすることができる。
体基板上に第３のゲート絶縁膜４を形成する。この第３
のゲート絶縁膜４としては、例えば酸化膜／窒化膜／酸
化膜の三層構造で形成することによって、高耐圧性を持
たせることができ、しかも、酸化膜よりも高い誘電率を
持たせることによって制御ゲート電極３と浮遊ゲート電
極５との結合容量Ｃcfを大きくすることができる。
次に、第２図（ｉ）、第３図（ｉ）に示すように、第３
のゲート絶縁膜４上に第３のポリシリコン膜３を堆積
し、この上に形成したレジスト14をマスクとして、第３
のポリシリコン膜３をセルアレイの行方向に沿って浮遊
ゲート電極５および消去ゲート電極６に対向するように
所定幅を有するストライプ状にエッチングし、第２図
（ｊ）、第３図（ｊ）に示すように制御ゲート電極３を
形成する。この場合、制御ゲート電極３が浮遊ゲート電
極５の片側の上縁部から側面部の一部まで完全に覆うよ
うに形成することにより、前記Ｃcf/Ctを有効に増加さ
せ、0.5以上とすることができる。
のゲート絶縁膜４上に第３のポリシリコン膜３を堆積
し、この上に形成したレジスト14をマスクとして、第３
のポリシリコン膜３をセルアレイの行方向に沿って浮遊
ゲート電極５および消去ゲート電極６に対向するように
所定幅を有するストライプ状にエッチングし、第２図
（ｊ）、第３図（ｊ）に示すように制御ゲート電極３を
形成する。この場合、制御ゲート電極３が浮遊ゲート電
極５の片側の上縁部から側面部の一部まで完全に覆うよ
うに形成することにより、前記Ｃcf/Ctを有効に増加さ
せ、0.5以上とすることができる。
前記したような第１図（ａ）乃至（ｃ）に示したセルト
ランジスタは、半導体基板上に消去ゲート電極６を含む
三層構造のゲート電極を有しているので、電気的に消去
可能であり、しかも、制御ゲート電極３がそれぞれ高耐
圧性を有するゲート絶縁膜４を介して浮遊ゲート電極お
よび消去ゲート電極に対向しているので、信頼性の高い
EEPROMセルを実現できる。
ランジスタは、半導体基板上に消去ゲート電極６を含む
三層構造のゲート電極を有しているので、電気的に消去
可能であり、しかも、制御ゲート電極３がそれぞれ高耐
圧性を有するゲート絶縁膜４を介して浮遊ゲート電極お
よび消去ゲート電極に対向しているので、信頼性の高い
EEPROMセルを実現できる。
また、上記セルトランジスタは、バーズビークを持たな
い素子分離領域２により素子分離されており、ゲートの
フリンジ部分も形成することがなく、セル面積が従来の
EPROMセルと同程度に小さくて高集積化が可能である。
い素子分離領域２により素子分離されており、ゲートの
フリンジ部分も形成することがなく、セル面積が従来の
EPROMセルと同程度に小さくて高集積化が可能である。
また、上記セルトランジスタは、チャネル領域のチャネ
ル長さ方向に隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成されているので、ソース
領域およびドレイン領域と上層配線とのコンタクト部の
数を減らすことができ、更に高集積化が可能である。
ル長さ方向に隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成されているので、ソース
領域およびドレイン領域と上層配線とのコンタクト部の
数を減らすことができ、更に高集積化が可能である。
なお、浮遊ゲート電極５と消去ゲート電極６との間のト
ンネル絶縁膜８は、前述したように消去時に高電界が印
加されるので高い信頼性が要求されるが、上記したよう
な第２図および第３図に示した方法では、第１のポリシ
リコン膜５上に成長させた後、直ぐにこのトンネル絶縁
膜８上に第２のポリシリコン膜６を形成するので、二度
酸化や重ね酸化などの膜質を悪化させる工程はなく、良
質で信頼性の高いトンネル絶縁膜８を形成することがで
きる。
ンネル絶縁膜８は、前述したように消去時に高電界が印
加されるので高い信頼性が要求されるが、上記したよう
な第２図および第３図に示した方法では、第１のポリシ
リコン膜５上に成長させた後、直ぐにこのトンネル絶縁
膜８上に第２のポリシリコン膜６を形成するので、二度
酸化や重ね酸化などの膜質を悪化させる工程はなく、良
質で信頼性の高いトンネル絶縁膜８を形成することがで
きる。
また、上記したような第２図および第３図に示した方法
では、n+領域10およびp+領域２をそれぞれゲートとなる
ポリシリコンをマスクとして形成するので、マスク合せ
の余裕を考慮する必要がなく、この点でもセル面積の縮
小化と高集積化が可能である。
では、n+領域10およびp+領域２をそれぞれゲートとなる
ポリシリコンをマスクとして形成するので、マスク合せ
の余裕を考慮する必要がなく、この点でもセル面積の縮
小化と高集積化が可能である。
また、上記したようなEEPROMセルは、消去に際して、消
去ゲート電極６に高電圧を印加するものであるが、第１
ゲート酸化膜７の膜厚を薄くする必要がなく、書込み特
性に影響する制御ゲート電極３と浮遊ゲート電極５との
間の容量が減少することなく、EPROMセル並みの書込み
特性が十分に得られる。
去ゲート電極６に高電圧を印加するものであるが、第１
ゲート酸化膜７の膜厚を薄くする必要がなく、書込み特
性に影響する制御ゲート電極３と浮遊ゲート電極５との
間の容量が減少することなく、EPROMセル並みの書込み
特性が十分に得られる。
また、上記したようなEEPROMセルを用いたEEPROM集積回
路は、パッケージに紫外線照射用の窓を設ける必要がな
く、プラスチックパッケージに封止でき、安価になり、
これをプリント基板上に実装してシステム製品に応用し
た場合は、プリント基版上でデータの書換えが可能にな
り、非常に使い易くなる。
路は、パッケージに紫外線照射用の窓を設ける必要がな
く、プラスチックパッケージに封止でき、安価になり、
これをプリント基板上に実装してシステム製品に応用し
た場合は、プリント基版上でデータの書換えが可能にな
り、非常に使い易くなる。
なお、上記したような第２図および第３図に示した方法
において、第２のポリシリコン膜６をその下方の浮遊ゲ
ート電極５の幅より狭くするようにエッチングする際、
第２図（ｇ）、第３図（ｇ）に示した工程に代えて、第
４図（ａ）に示すように形成したレジスト15をマスクと
して、第２のポリシリコン膜の両側部分をエッチングし
て中央部分を残すようにしてもよい。この場合には、マ
スク合わせずれによりレジスト15の位置がずれても、第
２のポリシリコン膜６の幅が確実に決まるという利点が
あり、この後には、第４図（ｂ）に示すように、第３の
ゲート絶縁膜４を介して制御ゲート電極３を形成するこ
とができる。
において、第２のポリシリコン膜６をその下方の浮遊ゲ
ート電極５の幅より狭くするようにエッチングする際、
第２図（ｇ）、第３図（ｇ）に示した工程に代えて、第
４図（ａ）に示すように形成したレジスト15をマスクと
して、第２のポリシリコン膜の両側部分をエッチングし
て中央部分を残すようにしてもよい。この場合には、マ
スク合わせずれによりレジスト15の位置がずれても、第
２のポリシリコン膜６の幅が確実に決まるという利点が
あり、この後には、第４図（ｂ）に示すように、第３の
ゲート絶縁膜４を介して制御ゲート電極３を形成するこ
とができる。
第５図は、上記したような第１図（ａ）乃至（ｃ）に示
したセルアレイおよびその周辺回路の一部を示してお
り、21−１−１〜21−３−４はセルトランジスタ（メモ
リセル）、22−１〜22−３はワード線、23−１〜23−３
は消去線、24−１〜24−５は列線、25はロウデコーダ、
26はロウデコーダ25の行選択に出力に応じて選択行のワ
ード線および消去線を駆動するCG（制御ゲート線）/EG
（消去ゲート線）切換回路、27はCG/EG切換回路26に接
続されている昇圧回路であり、後述する書込み時には上
記CG（制御ゲート線）に昇圧電位を供給し、後述する消
去時には上記EG（消去ゲート線）に昇圧電位を供給す
る。28はカラムデコーダ、29はカラムデコーダ28のカラ
ム（列）選択出力に応じてカラム選択を行うカラム選択
ゲート、30はカラム選択ゲート29の一端側に接続されて
いるセンスアンプ回路である。
したセルアレイおよびその周辺回路の一部を示してお
り、21−１−１〜21−３−４はセルトランジスタ（メモ
リセル）、22−１〜22−３はワード線、23−１〜23−３
は消去線、24−１〜24−５は列線、25はロウデコーダ、
26はロウデコーダ25の行選択に出力に応じて選択行のワ
ード線および消去線を駆動するCG（制御ゲート線）/EG
（消去ゲート線）切換回路、27はCG/EG切換回路26に接
続されている昇圧回路であり、後述する書込み時には上
記CG（制御ゲート線）に昇圧電位を供給し、後述する消
去時には上記EG（消去ゲート線）に昇圧電位を供給す
る。28はカラムデコーダ、29はカラムデコーダ28のカラ
ム（列）選択出力に応じてカラム選択を行うカラム選択
ゲート、30はカラム選択ゲート29の一端側に接続されて
いるセンスアンプ回路である。
次に、第５図の回路における動作について、ワード線22
−２および消去線23−２および列線24−２の１組に接続
されているメモリセル21−２−２に注目して説明する。
このメモリセル21−２−２に対する書込み時には、ロウ
デコーダ25の行選択出力に応じてCG/EG切換回路26がワ
ード線22−２および消去線23−２を選択し、この選択さ
れたワード線22−２には例えば12Vの昇圧電位を供給
し、選択された消去線23−２は、例えば5V（例えば電源
電圧）に設定する。また、非選択のワード線および消去
線は接地電位に設定する。さらに、カラムデコーダ28お
よびカラム選択ゲート29により選択されるメモリセル21
−２−２のドレインに接続されている列線24−２は例え
ば8Vに設定し、選択メモリセル21−２−２のソースに接
続されている列線24−３は接地電位に設定し、非選択の
列線は電位的に浮遊状態に設定する。
−２および消去線23−２および列線24−２の１組に接続
されているメモリセル21−２−２に注目して説明する。
このメモリセル21−２−２に対する書込み時には、ロウ
デコーダ25の行選択出力に応じてCG/EG切換回路26がワ
ード線22−２および消去線23−２を選択し、この選択さ
れたワード線22−２には例えば12Vの昇圧電位を供給
し、選択された消去線23−２は、例えば5V（例えば電源
電圧）に設定する。また、非選択のワード線および消去
線は接地電位に設定する。さらに、カラムデコーダ28お
よびカラム選択ゲート29により選択されるメモリセル21
−２−２のドレインに接続されている列線24−２は例え
ば8Vに設定し、選択メモリセル21−２−２のソースに接
続されている列線24−３は接地電位に設定し、非選択の
列線は電位的に浮遊状態に設定する。
このように選択メモリセルに書込み電圧が印加されるこ
とにより、アバランシェ効果により発生したホットエレ
クトロンが選択メモリセルの浮遊ゲート電極に注入し、
選択メモリセルの制御ゲート電極から見た閾値電圧が上
昇する。なお、選択消去線23−２を5Vに設定した理由
は、書込み効率の改善を図り、また、選択ワード線に接
続されている非選択メモリセルの浮遊ゲート電極が制御
ゲート電極との容量結合によって電位が上昇した場合、
浮遊ゲート電極と消去ゲート電極との電界を緩和して非
選択メモリセルの誤書込みを防止するためである。
とにより、アバランシェ効果により発生したホットエレ
クトロンが選択メモリセルの浮遊ゲート電極に注入し、
選択メモリセルの制御ゲート電極から見た閾値電圧が上
昇する。なお、選択消去線23−２を5Vに設定した理由
は、書込み効率の改善を図り、また、選択ワード線に接
続されている非選択メモリセルの浮遊ゲート電極が制御
ゲート電極との容量結合によって電位が上昇した場合、
浮遊ゲート電極と消去ゲート電極との電界を緩和して非
選択メモリセルの誤書込みを防止するためである。
上記メモリセルに対する消去は、消去線の選択方法によ
り、全ビットを一括消去したり、ワード線単位で消去
（ブロック消去）することができる。例えば一括消去す
る場合は、CG/EG切換回路26から全ての消去線23−１〜2
3−３に例えば20Vの昇圧電位を供給し、全てのワード線
22−１〜22−３を5Vまたは接地電位に設定し、全ての列
線24−１〜24−５を接地電位に設定する。これにより、
全メモリセルにおいて、浮遊ゲート電極と消去ゲート電
極との間に高電界がかかり、浮遊ゲート電極中の電子が
消去ゲート電極に放出され、消去状態となる。
り、全ビットを一括消去したり、ワード線単位で消去
（ブロック消去）することができる。例えば一括消去す
る場合は、CG/EG切換回路26から全ての消去線23−１〜2
3−３に例えば20Vの昇圧電位を供給し、全てのワード線
22−１〜22−３を5Vまたは接地電位に設定し、全ての列
線24−１〜24−５を接地電位に設定する。これにより、
全メモリセルにおいて、浮遊ゲート電極と消去ゲート電
極との間に高電界がかかり、浮遊ゲート電極中の電子が
消去ゲート電極に放出され、消去状態となる。
この時、書込み後の浮遊ゲート電位ＶFG(I)＝−2V、消
去ゲート電位EV＝20V、制御ゲート電位ＶCGおよびドレ
イン電位Vdおよび基板電位ＶSUBはそれぞれ接地電位に
設定され、浮遊ゲート電極と制御ゲート電極との間の容
量Ｃcfと、浮遊ゲート電極と消去ゲート電極との間の容
量Ｃefと、浮遊ゲート電極と半導体基板との間の容量Ｃ
subfと、浮遊ゲート電極とドレインとの間の容量Ｃdfと
の合計をＣt（＝Ｃcf＋Ｃef＋Ｃsubf＋Ｃdf）と表わ
し、 Ｃcf/Ct＝0.4、Ｃef/Ct＝0.2、Ｃsubf/Ct＝0.3、Ｃdf/C
t＝0.1 とすれば、次式（１）により、浮遊ゲート電位ＶFG＝3V
となり、浮遊ゲート電極と消去ゲート電極との間の絶縁
膜厚ＴOXFE＝300Åとすると、浮遊ゲート電極と消去ゲ
ート電極との間にかかる電界は、 （20−３）V/300Å＝9MV/cm となる。
去ゲート電位EV＝20V、制御ゲート電位ＶCGおよびドレ
イン電位Vdおよび基板電位ＶSUBはそれぞれ接地電位に
設定され、浮遊ゲート電極と制御ゲート電極との間の容
量Ｃcfと、浮遊ゲート電極と消去ゲート電極との間の容
量Ｃefと、浮遊ゲート電極と半導体基板との間の容量Ｃ
subfと、浮遊ゲート電極とドレインとの間の容量Ｃdfと
の合計をＣt（＝Ｃcf＋Ｃef＋Ｃsubf＋Ｃdf）と表わ
し、 Ｃcf/Ct＝0.4、Ｃef/Ct＝0.2、Ｃsubf/Ct＝0.3、Ｃdf/C
t＝0.1 とすれば、次式（１）により、浮遊ゲート電位ＶFG＝3V
となり、浮遊ゲート電極と消去ゲート電極との間の絶縁
膜厚ＴOXFE＝300Åとすると、浮遊ゲート電極と消去ゲ
ート電極との間にかかる電界は、 （20−３）V/300Å＝9MV/cm となる。
ＶFG＝ＶFG(I)＋（ＶCG×Ｃcf/Ct） ＋（ＶEG×Ｇef/Ct） ＋（ＶSUB×Ｃsubf/Ct） ＋（Vd×Ｃdf/Ct） ……（１） このように浮遊ゲート電極５と消去ゲート電極６との間
の絶縁膜８は、9MV/cmの電界がかかるのでは、この絶縁
膜８の膜質が悪いと、絶縁破壊を起こし、信頼性が低下
する原因となるので、高耐圧性を有する絶縁膜８を用い
る必要がある。
の絶縁膜８は、9MV/cmの電界がかかるのでは、この絶縁
膜８の膜質が悪いと、絶縁破壊を起こし、信頼性が低下
する原因となるので、高耐圧性を有する絶縁膜８を用い
る必要がある。
また、ワード線単位で消去（ブロック消去）する場合、
例えば１行のメモリセル21−１−１〜21−１−４のみを
消去する場合は、ロウデコーダ25により選択された消去
線23−１のみに、CG/EG切換回路26から例えば20Vの昇圧
電位ＶEGを供給し、非選択の消去線は接地電位に設定す
る。この時、全てのワード線22−１〜22−３と全ての列
線24−１〜24−５は、前記一括消去の場合と同様に、5V
または接地電位に設定することにより、１ワード線分の
メモリセルのみに浮遊ゲート電極と消去ゲート電極との
間に高電界がかかり、消去状態となる。
例えば１行のメモリセル21−１−１〜21−１−４のみを
消去する場合は、ロウデコーダ25により選択された消去
線23−１のみに、CG/EG切換回路26から例えば20Vの昇圧
電位ＶEGを供給し、非選択の消去線は接地電位に設定す
る。この時、全てのワード線22−１〜22−３と全ての列
線24−１〜24−５は、前記一括消去の場合と同様に、5V
または接地電位に設定することにより、１ワード線分の
メモリセルのみに浮遊ゲート電極と消去ゲート電極との
間に高電界がかかり、消去状態となる。
また、メモリセルに対する読出し時には、ロウデコーダ
25により選択されたワード線および消去線の各電位ＶCG
および前記ＶEGを例えば同時にそれぞれ5Vに設定し、非
選択のワード線および消去線は接地電位に設定する。こ
の場合、ＶCG＝5V、ＶEG＝0V（接地電位）に設定しても
よいが、上記したようにＶEG＝5Vに設定することによ
り、浮遊ゲート電極と消去ゲート電極との容量結合によ
り浮遊ゲート電位がＶEG×Ｃef/Ct＝1V程度上昇するの
で、セル電流が増加し、ＶEG＝0Vの場合に比べて高速化
が可能になる。さらに、カラムデコーダ28およびカラム
選択ゲート29により選択されるメモリセルのドレインに
接続されている列線の電位Vdは例えば2Vに設定し、上記
選択メモリセルのソースに接続されている列線は接地電
位に設定し、非選択の列線は電位的に浮遊状態に設定す
る。
25により選択されたワード線および消去線の各電位ＶCG
および前記ＶEGを例えば同時にそれぞれ5Vに設定し、非
選択のワード線および消去線は接地電位に設定する。こ
の場合、ＶCG＝5V、ＶEG＝0V（接地電位）に設定しても
よいが、上記したようにＶEG＝5Vに設定することによ
り、浮遊ゲート電極と消去ゲート電極との容量結合によ
り浮遊ゲート電位がＶEG×Ｃef/Ct＝1V程度上昇するの
で、セル電流が増加し、ＶEG＝0Vの場合に比べて高速化
が可能になる。さらに、カラムデコーダ28およびカラム
選択ゲート29により選択されるメモリセルのドレインに
接続されている列線の電位Vdは例えば2Vに設定し、上記
選択メモリセルのソースに接続されている列線は接地電
位に設定し、非選択の列線は電位的に浮遊状態に設定す
る。
このように選択メモリセルに読出し電圧が印加されるこ
とにより、選択メモリセルのデータの内容が列線に読出
され、センスアンプ回路30により検知・増幅されて出力
されるようになる。
とにより、選択メモリセルのデータの内容が列線に読出
され、センスアンプ回路30により検知・増幅されて出力
されるようになる。
第５図に示したセルアレイによれば、同一行の隣り合う
セルトランジスタのソース領域およびドレイン領域が共
通に形成されているので、セルの行方向の微細化が可能
であると共にソース・ドレイン領域に対する上層配線の
コンタクト部が少なくなる。
セルトランジスタのソース領域およびドレイン領域が共
通に形成されているので、セルの行方向の微細化が可能
であると共にソース・ドレイン領域に対する上層配線の
コンタクト部が少なくなる。
また、上記ソース領域およびドレイン領域が同一列の各
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。
また、同一行の各メモリセルの消去ゲート電極が共通に
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、ワード線単位での消去
（ブロック消去）が可能になり、消去専用のデコーダが
不要になる。
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、ワード線単位での消去
（ブロック消去）が可能になり、消去専用のデコーダが
不要になる。
また、消去線の選択方法により、全ビットを一括消去し
たり、ワード線単位で消去（ブロック消去）することが
できる。即ち、各行の消去ゲート電極に選択的に消去電
圧を印加すればブロック消去が可能になり、複数行の消
去ゲート電極を一括接続しておいて共通に消去電圧を印
加し、または、複数行の消去ゲート電極にそれぞれ独立
に同時に消去電圧を印加することにより、複数行あるい
は全行のセルトランジスタに対して同時に消去を行うこ
とが可能である。
たり、ワード線単位で消去（ブロック消去）することが
できる。即ち、各行の消去ゲート電極に選択的に消去電
圧を印加すればブロック消去が可能になり、複数行の消
去ゲート電極を一括接続しておいて共通に消去電圧を印
加し、または、複数行の消去ゲート電極にそれぞれ独立
に同時に消去電圧を印加することにより、複数行あるい
は全行のセルトランジスタに対して同時に消去を行うこ
とが可能である。
次に、第１図（ａ）乃至（ｃ）に示したセルトランジス
タとは消去ゲート電極６の位置が異なるトランジスタ
を、LOCOS法によらずに製造する方法について、ワード
線方向に沿うＢ−Ｂ線断面図構造を示す第６図（ａ）乃
至（ｅ）および列線方向に沿うＣ−Ｃ線断面構造を示す
第７図（ａ）乃至（ｅ）を参照しながら説明する。
タとは消去ゲート電極６の位置が異なるトランジスタ
を、LOCOS法によらずに製造する方法について、ワード
線方向に沿うＢ−Ｂ線断面図構造を示す第６図（ａ）乃
至（ｅ）および列線方向に沿うＣ−Ｃ線断面構造を示す
第７図（ａ）乃至（ｅ）を参照しながら説明する。
第２図（ａ）乃至（ｃ）、第３図（ａ）乃至（ｃ）まで
の工程と同様の工程を経た後、第６図（ａ）、第７図
（ａ）に示すように、第１のポリシリコン膜５上にレジ
スト31をパターン形成し、このレジスト31をマスクとし
て、第６図（ｂ），第７図（ｂ）に示すように、この第
１のポリシリコン膜５をセルアレイの行方向に沿って所
定幅を有するストライプ状にパターニングして浮遊ゲー
ト電極の幅を決定する。この時、前記埋込み形成されて
いるCVD酸化膜９はエッチングされずに残る。この状態
で、上記行方向にストライプ状にパターニングされた第
１のポリシリコン膜５をマスクとして、基板とは同一導
電型の不純物イオン（例えばボロンB+）を半導体基板内
に注入し、フリンジを持たないp+型の素子分離領域２を
形成して列方向の素子領域を規定する。
の工程と同様の工程を経た後、第６図（ａ）、第７図
（ａ）に示すように、第１のポリシリコン膜５上にレジ
スト31をパターン形成し、このレジスト31をマスクとし
て、第６図（ｂ），第７図（ｂ）に示すように、この第
１のポリシリコン膜５をセルアレイの行方向に沿って所
定幅を有するストライプ状にパターニングして浮遊ゲー
ト電極の幅を決定する。この時、前記埋込み形成されて
いるCVD酸化膜９はエッチングされずに残る。この状態
で、上記行方向にストライプ状にパターニングされた第
１のポリシリコン膜５をマスクとして、基板とは同一導
電型の不純物イオン（例えばボロンB+）を半導体基板内
に注入し、フリンジを持たないp+型の素子分離領域２を
形成して列方向の素子領域を規定する。
次に、前述したように第３の酸化膜（例えばCVD膜）
９′を堆積し、レジスト32を塗布し、これらをエッチン
グして、第６図（ｃ）、第７図（ｃ）に示すように、素
子分離領域２上の基板上に第１のポリシリコン膜５より
やや低く第３の絶縁膜（例えばCVD膜）９′を埋め込み
形成する。ここで、第１のポリシリコン膜５よりやや低
く第３の絶縁膜９′を埋込み理由は、後述するように、
浮遊ゲート電極５の上面部の一部から側面部の一部まで
に対向するように消去ゲート電極６を形成するためであ
る。
９′を堆積し、レジスト32を塗布し、これらをエッチン
グして、第６図（ｃ）、第７図（ｃ）に示すように、素
子分離領域２上の基板上に第１のポリシリコン膜５より
やや低く第３の絶縁膜（例えばCVD膜）９′を埋め込み
形成する。ここで、第１のポリシリコン膜５よりやや低
く第３の絶縁膜９′を埋込み理由は、後述するように、
浮遊ゲート電極５の上面部の一部から側面部の一部まで
に対向するように消去ゲート電極６を形成するためであ
る。
次に、第６図（ｄ）、第７図（ｄ）に示すように、半導
体基板上にトンネル絶縁膜用の第２のゲート絶縁膜８を
形成、さらに、この第２のゲート絶縁膜上に第２のポリ
シリコン膜６を堆積し、この第２のポリシリコン膜６を
セルアレイの行方向に沿って浮遊ゲート電極５の上面部
の一部から側面部の一部までに対向するように所定幅を
有するストライプ状にエッチングして消去ゲート電極６
を形成する。
体基板上にトンネル絶縁膜用の第２のゲート絶縁膜８を
形成、さらに、この第２のゲート絶縁膜上に第２のポリ
シリコン膜６を堆積し、この第２のポリシリコン膜６を
セルアレイの行方向に沿って浮遊ゲート電極５の上面部
の一部から側面部の一部までに対向するように所定幅を
有するストライプ状にエッチングして消去ゲート電極６
を形成する。
次に、第６図（ｅ）、第７図（ｅ）に示すように、半導
体基板上に第３のゲート絶縁膜４を例えば酸化膜／窒化
膜／酸化膜の三層構造で形成し、第３のゲート絶縁膜上
に第３のポリシリコン膜３を堆積し、これをセルアレイ
の行方向に沿って浮遊ゲート電極５および消去ゲート電
極６に対向するように所定幅を有するストライプ状にエ
ッチングして制御ゲート電極３を形成する。
体基板上に第３のゲート絶縁膜４を例えば酸化膜／窒化
膜／酸化膜の三層構造で形成し、第３のゲート絶縁膜上
に第３のポリシリコン膜３を堆積し、これをセルアレイ
の行方向に沿って浮遊ゲート電極５および消去ゲート電
極６に対向するように所定幅を有するストライプ状にエ
ッチングして制御ゲート電極３を形成する。
上記したような第６図（ａ）乃至（ｅ）および第７図
（ａ）乃至（ｅ）に示した方法によれば、形成された第
６図（ｅ）、第７図（ｅ）に示すセルトランジスタは、
浮遊ゲート電極５の片側の上縁部（エッジ部）から側面
部の一部まで完全に覆うように消去ゲート電極６を形成
しているので、消去時に上記エッジ部の効果により消去
効率が増加する。
（ａ）乃至（ｅ）に示した方法によれば、形成された第
６図（ｅ）、第７図（ｅ）に示すセルトランジスタは、
浮遊ゲート電極５の片側の上縁部（エッジ部）から側面
部の一部まで完全に覆うように消去ゲート電極６を形成
しているので、消去時に上記エッジ部の効果により消去
効率が増加する。
また、素子分離領域２の上方に、20V程度の高電圧が印
加される消去ゲート電極６が位置しているが、この素子
分離領域上の基板上に厚い第３の絶縁膜９′を埋込んで
いるので、この部分の耐圧が高く、信頼性の向上が可能
になっている。
加される消去ゲート電極６が位置しているが、この素子
分離領域上の基板上に厚い第３の絶縁膜９′を埋込んで
いるので、この部分の耐圧が高く、信頼性の向上が可能
になっている。
第８図は、第６図（ｅ）は、第７図（ｅ）に示したセル
トランジスタの変形例を示しており、隣り合う二行を１
組とする各組で、消去ゲート電極６′が二行の各セルト
ランジスタに共通となるように、行間に埋込まれている
厚い第３の絶縁膜９′上を完全に覆うように位置して形
成されている。これによって、２ワード線単位のブロッ
ク消去とか、一括消去を行うタイプのEEPROMの場合に
は、２ワード線単位のブロック消去が可能となる。
トランジスタの変形例を示しており、隣り合う二行を１
組とする各組で、消去ゲート電極６′が二行の各セルト
ランジスタに共通となるように、行間に埋込まれている
厚い第３の絶縁膜９′上を完全に覆うように位置して形
成されている。これによって、２ワード線単位のブロッ
ク消去とか、一括消去を行うタイプのEEPROMの場合に
は、２ワード線単位のブロック消去が可能となる。
また、この２ワード線単位の消去ゲート電極６′の複数
組を一括接続しておく、あるいは、２ワード線単位の消
去ゲート電極６′の複数組に同時に消去電圧を印加する
ことにより、二行以上のワード線のブロック消去が可能
となる。
組を一括接続しておく、あるいは、２ワード線単位の消
去ゲート電極６′の複数組に同時に消去電圧を印加する
ことにより、二行以上のワード線のブロック消去が可能
となる。
また、全ての組の消去ゲート電極６′を一括接続してお
くことにより一括消去が可能となる。また、上記したよ
うに、複数行に共通に消去ゲート電極６′を形成してお
くことによって、セルピッチ幅の減少と消去ゲート電極
６′の抵抵抗化が可能になり、高集積化、高速化が可能
となる。
くことにより一括消去が可能となる。また、上記したよ
うに、複数行に共通に消去ゲート電極６′を形成してお
くことによって、セルピッチ幅の減少と消去ゲート電極
６′の抵抵抗化が可能になり、高集積化、高速化が可能
となる。
第９図（ａ）乃至（ｄ）は、第１図（ａ）乃至（ｃ）に
示したセルトランジスタとは別のセルトランジスタを用
いたEEPROM集積回路におけるセルアレイの一部を示して
おり、その平面パターンを第９図（ａ）に示し、行線
（ワード線）方向に沿うＢ−Ｂ線、Ｃ−Ｃ線および列線
（データ線）方向に沿うＤ−Ｄ線の断面構造をそれぞれ
第９図（ｂ）、第９図（ｃ）および第９図（ｄ）に示
し、セルトランジスタの等価回路を第９図（ｅ）に示し
ている。
示したセルトランジスタとは別のセルトランジスタを用
いたEEPROM集積回路におけるセルアレイの一部を示して
おり、その平面パターンを第９図（ａ）に示し、行線
（ワード線）方向に沿うＢ−Ｂ線、Ｃ−Ｃ線および列線
（データ線）方向に沿うＤ−Ｄ線の断面構造をそれぞれ
第９図（ｂ）、第９図（ｃ）および第９図（ｄ）に示
し、セルトランジスタの等価回路を第９図（ｅ）に示し
ている。
即ち、このEEPROM集積回路は、半導体基板内に設けられ
たバーズビークを持たない素子分離領域２により素子分
離されたソース領域およびドレイン領域が形成されてい
るセルトランジスタが行列状に配列されてなるセルアレ
イを有している。上記セルトランジスタは、半導体基板
上に三層構造のゲート電極を有しており、この三層構造
のゲート電極は、第３層目のゲート電極３がそれぞれ高
耐圧性を有するゲート絶縁膜４を介して第１層目のゲー
ト電極５および第２層目のゲート電極６に対向して設け
られ、第１層目のゲート電極５は浮遊ゲート電極であ
り、第２層目のゲート電極６は消去ゲート電極として用
いられ、第３層目のゲート電極３は制御ゲート電極とし
て用いられている。
たバーズビークを持たない素子分離領域２により素子分
離されたソース領域およびドレイン領域が形成されてい
るセルトランジスタが行列状に配列されてなるセルアレ
イを有している。上記セルトランジスタは、半導体基板
上に三層構造のゲート電極を有しており、この三層構造
のゲート電極は、第３層目のゲート電極３がそれぞれ高
耐圧性を有するゲート絶縁膜４を介して第１層目のゲー
ト電極５および第２層目のゲート電極６に対向して設け
られ、第１層目のゲート電極５は浮遊ゲート電極であ
り、第２層目のゲート電極６は消去ゲート電極として用
いられ、第３層目のゲート電極３は制御ゲート電極とし
て用いられている。
ここで、高耐圧性を有するゲート絶縁膜４は、例えば酸
化膜と窒化膜とが二層以上積層された複合膜、または、
酸化膜のみからなり、７は半導体基板表面と浮遊ゲート
電極５との間のゲート絶縁膜、８は浮遊ゲート電極５と
消去ゲート電極６との間のトンネル絶縁膜、９はソース
・ドレイン領域10上の半導体基板上に埋込まれた絶縁膜
であり、例えばCVD酸化膜である。９′は素子分離領域
２上の半導体基板上に埋込まれた絶縁膜であり、例えば
CVD酸化膜である。
化膜と窒化膜とが二層以上積層された複合膜、または、
酸化膜のみからなり、７は半導体基板表面と浮遊ゲート
電極５との間のゲート絶縁膜、８は浮遊ゲート電極５と
消去ゲート電極６との間のトンネル絶縁膜、９はソース
・ドレイン領域10上の半導体基板上に埋込まれた絶縁膜
であり、例えばCVD酸化膜である。９′は素子分離領域
２上の半導体基板上に埋込まれた絶縁膜であり、例えば
CVD酸化膜である。
消去ゲート電極６および制御ゲート電極３は、互いに平
行に行方向に設けられ、かつ、ソース・ドレイン領域10
間のチャネル幅方向に直交する方向に設けられている。
また、チャネル領域のチャネル長さ方向に隣り合うセル
トランジスタのソース領域およびドレイン領域が共通に
形成されている。
行に行方向に設けられ、かつ、ソース・ドレイン領域10
間のチャネル幅方向に直交する方向に設けられている。
また、チャネル領域のチャネル長さ方向に隣り合うセル
トランジスタのソース領域およびドレイン領域が共通に
形成されている。
浮遊ゲート電極５は、前記セルトランジスタのソース・
ドレイン領域10間のチャネル領域のチャネル長より短
く、このチャネル領域上のソース領域側付近（またはド
レイン領域側付近）に浮遊ゲート電極が存在しないオフ
セット部33を有しており、このオフセット部33で制御ゲ
ート電極３がゲート絶縁膜８を介して前記チャネル領域
の一部に対向するように設けられて選択トランジスタ部
Trが形成されている。
ドレイン領域10間のチャネル領域のチャネル長より短
く、このチャネル領域上のソース領域側付近（またはド
レイン領域側付近）に浮遊ゲート電極が存在しないオフ
セット部33を有しており、このオフセット部33で制御ゲ
ート電極３がゲート絶縁膜８を介して前記チャネル領域
の一部に対向するように設けられて選択トランジスタ部
Trが形成されている。
上記したような第９図（ａ）乃至（ｄ）に示したセルト
ランジスタは、第１図（ａ）乃至（ｃ）に示したセルト
ランジスタと同様な効果が得られる。また、浮遊ゲート
電極５と制御ゲート電極３との間の容量が増加し、書込
み特性が向上する。しかも、セルトランジスタのソース
領域付近に選択トランジスタ部Trを有しているので、書
込み時、読出し時に、誤書込み、誤読出しを防止可能な
EEPROMセルを実現できる。
ランジスタは、第１図（ａ）乃至（ｃ）に示したセルト
ランジスタと同様な効果が得られる。また、浮遊ゲート
電極５と制御ゲート電極３との間の容量が増加し、書込
み特性が向上する。しかも、セルトランジスタのソース
領域付近に選択トランジスタ部Trを有しているので、書
込み時、読出し時に、誤書込み、誤読出しを防止可能な
EEPROMセルを実現できる。
即ち、このEEPROMセルの等価回路は第９図（ｅ）に示す
ようになり、このEEPROMセルを第５図に示したようなセ
ルアレイに用いると、選択メモリセルのデータ書込み中
に、選択メモリセルと同一ワード線に接続されていると
共に、選択メモリセルのドレインが接続されている選択
列線にソースが接続されている非選択のメモリセルにお
いて、上記非選択のメモリセルのソース近傍でホットエ
レクトロンが発生しても、この非選択のメモリセルの浮
遊ゲート電極には電子が注入されず、誤書込みを防止す
ることができる。
ようになり、このEEPROMセルを第５図に示したようなセ
ルアレイに用いると、選択メモリセルのデータ書込み中
に、選択メモリセルと同一ワード線に接続されていると
共に、選択メモリセルのドレインが接続されている選択
列線にソースが接続されている非選択のメモリセルにお
いて、上記非選択のメモリセルのソース近傍でホットエ
レクトロンが発生しても、この非選択のメモリセルの浮
遊ゲート電極には電子が注入されず、誤書込みを防止す
ることができる。
また、読出し時には、選択メモリセルと同一列線に接続
されているが非選択のワード線に接続されている非選択
のメモリセルが、過消去により浮遊ゲート電極に過剰の
正電荷が蓄積した場合、浮遊ゲート電極下のチャネルが
反転してディプレッション型となり、選択メモリセルが
書込み状態であっても消去状態と判断されてしまうこと
がある。この場合、セルトランジスタが選択トランジス
タ部を有さないと、消去回路により回路的に前記過消去
に防止するようにしなければならないが、上記したよう
にセルトランジスタが選択トランジスタ部を有すると、
過消去により浮遊ゲート電極下のチャネルが反転しても
ソース側の制御ゲート電極下のチャネルは反転しないの
で、回路的に前記過消去が防止することなく誤読出しを
防止することができる。
されているが非選択のワード線に接続されている非選択
のメモリセルが、過消去により浮遊ゲート電極に過剰の
正電荷が蓄積した場合、浮遊ゲート電極下のチャネルが
反転してディプレッション型となり、選択メモリセルが
書込み状態であっても消去状態と判断されてしまうこと
がある。この場合、セルトランジスタが選択トランジス
タ部を有さないと、消去回路により回路的に前記過消去
に防止するようにしなければならないが、上記したよう
にセルトランジスタが選択トランジスタ部を有すると、
過消去により浮遊ゲート電極下のチャネルが反転しても
ソース側の制御ゲート電極下のチャネルは反転しないの
で、回路的に前記過消去が防止することなく誤読出しを
防止することができる。
次に、第９図（ａ）乃至（ｅ）に示たセルトランジスタ
を、LOCOS法によらずに製造する方法について、第７図
（ａ）中のワード線方向に沿うＢ−Ｂ線断面構造を示す
第10図（ａ）乃至（ｃ）および第９図（ａ）中の列線方
向に沿うＤ−Ｄ線断面構造を示す第11図（ａ）乃至
（ｃ）を参照しながら説明する。
を、LOCOS法によらずに製造する方法について、第７図
（ａ）中のワード線方向に沿うＢ−Ｂ線断面構造を示す
第10図（ａ）乃至（ｃ）および第９図（ａ）中の列線方
向に沿うＤ−Ｄ線断面構造を示す第11図（ａ）乃至
（ｃ）を参照しながら説明する。
第２図（ａ）乃至（ｃ）、第３図（ａ）乃至（ｃ）、第
６図（ａ）、第７図（ａ）までの工程と同様の工程によ
り、浮遊ゲート電極５の幅を決め、p+型の素子分離領域
２を形成する。
６図（ａ）、第７図（ａ）までの工程と同様の工程によ
り、浮遊ゲート電極５の幅を決め、p+型の素子分離領域
２を形成する。
次に、第２図（ｃ）、第３図（ｃ）の工程とほぼ同様に
して、第10図（ａ）、第11図（ａ）に示すように素子分
離領域２上の基板上に第１のポリシリコン膜５とほぼ同
じ厚さの第３の絶縁膜（例えばCVD膜）９″を埋込み形
成する。
して、第10図（ａ）、第11図（ａ）に示すように素子分
離領域２上の基板上に第１のポリシリコン膜５とほぼ同
じ厚さの第３の絶縁膜（例えばCVD膜）９″を埋込み形
成する。
次に、第10図（ｂ）、第11図（ｂ）に示すように、第１
のポリシリコン膜５のソース領域側付近（またはドレイ
ン領域側付近）の一端部をエッチングし、前記ソース領
域およびドレイン領域間のチャネル領域のチャネル長よ
り短い浮遊ゲート電極５を形成すると同時に、上記チャ
ネル領域上のソース領域側付近またはドレイン領域側付
近に浮遊ゲート電極が存在しないオフセット部33を形成
する。ここで、次に、仮に、半導体基板上にトンネル絶
縁膜用の第２のゲート絶縁膜８を300Å程度堆積形成し
た場合、前記オフセット部上は基板であって、ポリシリ
コンからなる浮遊ゲート電極５上よりも酸化レートがほ
ぼ1/2と遅いので、オフセット部33上にはトンネル絶縁
膜用の第２のゲート絶縁膜８が150Å程度しか堆積せ
ず、後述するように形成される消去ゲート電極６に20V
程度の高電圧が印加された時にゲート破壊が生じてしま
う。
のポリシリコン膜５のソース領域側付近（またはドレイ
ン領域側付近）の一端部をエッチングし、前記ソース領
域およびドレイン領域間のチャネル領域のチャネル長よ
り短い浮遊ゲート電極５を形成すると同時に、上記チャ
ネル領域上のソース領域側付近またはドレイン領域側付
近に浮遊ゲート電極が存在しないオフセット部33を形成
する。ここで、次に、仮に、半導体基板上にトンネル絶
縁膜用の第２のゲート絶縁膜８を300Å程度堆積形成し
た場合、前記オフセット部上は基板であって、ポリシリ
コンからなる浮遊ゲート電極５上よりも酸化レートがほ
ぼ1/2と遅いので、オフセット部33上にはトンネル絶縁
膜用の第２のゲート絶縁膜８が150Å程度しか堆積せ
ず、後述するように形成される消去ゲート電極６に20V
程度の高電圧が印加された時にゲート破壊が生じてしま
う。
そこで、これを避けるために、先ず、第６図（ｂ）、第
７図（ｂ）の工程と同様の工程により、オフセット部33
の基板上に浮遊ゲート電極５より低く第４の絶縁膜（例
えばCVD膜）９′を埋込み形成する。
７図（ｂ）の工程と同様の工程により、オフセット部33
の基板上に浮遊ゲート電極５より低く第４の絶縁膜（例
えばCVD膜）９′を埋込み形成する。
次に、第４の絶縁膜（例えばCVD膜）９′を埋込み形成
する。
する。
次に、半導体基板上にトンネル絶縁膜用の第２のゲート
絶縁膜８を300Å程度堆積形成し、この第２のゲート絶
縁膜上には第２のポリシリコン膜６を堆積し、この第２
のポリシリコン膜６をセルアレイの行方向に沿って浮遊
ゲート電極５の一部に対向する部分を有するように所定
幅を有するストライプ状にエッチングして消去ゲート電
極６を形成する。
絶縁膜８を300Å程度堆積形成し、この第２のゲート絶
縁膜上には第２のポリシリコン膜６を堆積し、この第２
のポリシリコン膜６をセルアレイの行方向に沿って浮遊
ゲート電極５の一部に対向する部分を有するように所定
幅を有するストライプ状にエッチングして消去ゲート電
極６を形成する。
次に、ここで、仮に、消去ゲート電極６の下部以外の第
４の絶縁膜９′の露出部をそのまま残しておくと、後述
するように形成される選択トランジスタ部Trの閾値が高
くなり過ぎるので、消去ゲート電極６の下部以下の第４
の絶縁膜９′の露出部を除去する。
４の絶縁膜９′の露出部をそのまま残しておくと、後述
するように形成される選択トランジスタ部Trの閾値が高
くなり過ぎるので、消去ゲート電極６の下部以下の第４
の絶縁膜９′の露出部を除去する。
次に、第10図（ｃ）、第11図（ｃ）に示すように、半導
体基板上および第４の絶縁膜９′の露出部が除去された
オフセット部33上に、第３のゲート絶縁膜４を例えば酸
化膜／窒化膜／酸化膜の三層構造で形成する。この場
合、n+領域10上および素子分離領域２上は、厚いCVD酸
化膜が半分程度残っており、このCVD酸化膜上に第３の
ゲート絶縁膜４が堆積するので、この部分の絶縁耐圧は
十分に確保される。
体基板上および第４の絶縁膜９′の露出部が除去された
オフセット部33上に、第３のゲート絶縁膜４を例えば酸
化膜／窒化膜／酸化膜の三層構造で形成する。この場
合、n+領域10上および素子分離領域２上は、厚いCVD酸
化膜が半分程度残っており、このCVD酸化膜上に第３の
ゲート絶縁膜４が堆積するので、この部分の絶縁耐圧は
十分に確保される。
次に、第３のゲート絶縁膜４上に第３のポリシリコン膜
３を堆積し、この第３のポリシリコン膜３をセルアレイ
の行方向に沿って浮遊ゲート電極５に対向すると共に消
去ゲート電極６に対向するように、所定幅を有するスト
ライプ状にエッチングして制御ゲート電極３を形成する
と同時に、オフセット部33で第３のゲート絶縁膜４を介
して前記チャネル領域の一部に制御ゲート電極３が対向
してなる選択トランジスタ部Trを形成する。
３を堆積し、この第３のポリシリコン膜３をセルアレイ
の行方向に沿って浮遊ゲート電極５に対向すると共に消
去ゲート電極６に対向するように、所定幅を有するスト
ライプ状にエッチングして制御ゲート電極３を形成する
と同時に、オフセット部33で第３のゲート絶縁膜４を介
して前記チャネル領域の一部に制御ゲート電極３が対向
してなる選択トランジスタ部Trを形成する。
第12図（ａ）乃至（ｃ）は、第１図（ａ）乃至（ｃ）に
示したセルトランジスタとは別のセルトランジスタを用
いたEEPROM集積回路におけるセルアレイの一部を示して
おり、その平面パターンを第12図（ａ）に示し、列線
（データ線）方向に沿うＢ−Ｂ線および行線（ワード
線）方向に沿うＣ−Ｃ線の断面構造をそれぞれ第12図
（ｂ）および第12図（ｃ）に示している。
示したセルトランジスタとは別のセルトランジスタを用
いたEEPROM集積回路におけるセルアレイの一部を示して
おり、その平面パターンを第12図（ａ）に示し、列線
（データ線）方向に沿うＢ−Ｂ線および行線（ワード
線）方向に沿うＣ−Ｃ線の断面構造をそれぞれ第12図
（ｂ）および第12図（ｃ）に示している。
即ち、このEEPROM集積回路は、半導体基板１内に設けら
れたバーズヒークを持たない素子分離領域２により素子
分離されたソース領域およびドレイン領域が形成されて
いるセルトランジスタが行列状に配列されてなるセルア
レイを有している。上記セルトランジスタは、半導体基
板上に三層構造のゲート電極を有しており、この三層構
造のゲート電極は、第３層目のゲート電極43が高耐圧性
を有するトンネル絶縁膜８およびゲート絶縁膜44を介し
て第１層目のゲート電極５および第２層目のゲート電極
46に対向して設けられ、第１層目のゲート電極５は浮遊
ゲート電極であり、第２層目のゲート電極46は制御ゲー
ト電極として用いられ、第３層目のゲート電極43は消去
ゲート電極として用いられている。
れたバーズヒークを持たない素子分離領域２により素子
分離されたソース領域およびドレイン領域が形成されて
いるセルトランジスタが行列状に配列されてなるセルア
レイを有している。上記セルトランジスタは、半導体基
板上に三層構造のゲート電極を有しており、この三層構
造のゲート電極は、第３層目のゲート電極43が高耐圧性
を有するトンネル絶縁膜８およびゲート絶縁膜44を介し
て第１層目のゲート電極５および第２層目のゲート電極
46に対向して設けられ、第１層目のゲート電極５は浮遊
ゲート電極であり、第２層目のゲート電極46は制御ゲー
ト電極として用いられ、第３層目のゲート電極43は消去
ゲート電極として用いられている。
ここで、高耐圧性を有するゲート絶縁膜44は、例えば酸
化膜と窒化膜とが二層以上積層された複合膜、または、
酸化膜のみからなり、７は半導体基板表面と浮遊ゲート
電極５との間のゲート絶縁膜、８は浮遊ゲート電極５と
消去ゲート電極43との間のトンネル絶縁膜、９はソース
・ドレイン領域10上の半導体基板上に埋込まれた絶縁膜
であり、例えばCVD法により形成されたCVD酸化膜、47は
浮遊ゲート電極５と制御ゲート電極46との間のゲート絶
縁膜である。
化膜と窒化膜とが二層以上積層された複合膜、または、
酸化膜のみからなり、７は半導体基板表面と浮遊ゲート
電極５との間のゲート絶縁膜、８は浮遊ゲート電極５と
消去ゲート電極43との間のトンネル絶縁膜、９はソース
・ドレイン領域10上の半導体基板上に埋込まれた絶縁膜
であり、例えばCVD法により形成されたCVD酸化膜、47は
浮遊ゲート電極５と制御ゲート電極46との間のゲート絶
縁膜である。
消去ゲート電極43および制御ゲート電極46は、互いに平
行に行方向に設けられ、かつ、前記ソース領域およびド
レイン領域間のチャネル領域のチャネル幅方向に直交す
る方向に設けられている。また、上記チャネル領域のチ
ャネル長さ方向に隣り合うセルトランジスタのソース領
域およびドレイン領域が共通に形成されている。
行に行方向に設けられ、かつ、前記ソース領域およびド
レイン領域間のチャネル領域のチャネル幅方向に直交す
る方向に設けられている。また、上記チャネル領域のチ
ャネル長さ方向に隣り合うセルトランジスタのソース領
域およびドレイン領域が共通に形成されている。
そして、上記セルアレイは、同一行の隣り合うセルトラ
ンジスタのソース領域およびドレイン領域が共通に形成
されており、共通に形成されたソース・ドレイン領域10
が同一列の各メモリセルに共通に列方向に形成されて列
線（データ線）となっており、同一行の各メモリセルの
消去ゲート電極43が共通に行方向に形成されて消去線が
形成されていると共に、これに平行に同一行の各メモリ
セルの制御ゲート電極46が共通に行方向に形成されたワ
ード線（制御ゲート線）が形成されている。
ンジスタのソース領域およびドレイン領域が共通に形成
されており、共通に形成されたソース・ドレイン領域10
が同一列の各メモリセルに共通に列方向に形成されて列
線（データ線）となっており、同一行の各メモリセルの
消去ゲート電極43が共通に行方向に形成されて消去線が
形成されていると共に、これに平行に同一行の各メモリ
セルの制御ゲート電極46が共通に行方向に形成されたワ
ード線（制御ゲート線）が形成されている。
上記したような第12図（ａ）乃至（ｃ）に示したセルト
ランジスタも、前記したような第１図（ａ）乃至（ｃ）
に示したセルトランジスタと同様な効果が得られる。し
かも、隣り合う二行を１組とする各組で、消去ゲート電
極43が二行の各セルトランジスタに共通に形成されてい
るので、２ワード線単位のブロック消去が可能となる。
ランジスタも、前記したような第１図（ａ）乃至（ｃ）
に示したセルトランジスタと同様な効果が得られる。し
かも、隣り合う二行を１組とする各組で、消去ゲート電
極43が二行の各セルトランジスタに共通に形成されてい
るので、２ワード線単位のブロック消去が可能となる。
また、消去ゲート電極43を複数組の各行の各セルトラン
ジスタに共通に形成しておく、あるいは、この２ワード
線単位の消去ゲート電極43の複数組の共通接続してお
く、あるいは、隣り合う三行以上を１組とする各組で消
去ゲート電極43を各行の各セルトランジスタに共通に形
成しておく、あるいは、複数ワード線単位の消去ゲート
電極43の複数組に同時に消去電圧を印加することによ
り、三行以上のワード線のブロック消去が可能となる。
ジスタに共通に形成しておく、あるいは、この２ワード
線単位の消去ゲート電極43の複数組の共通接続してお
く、あるいは、隣り合う三行以上を１組とする各組で消
去ゲート電極43を各行の各セルトランジスタに共通に形
成しておく、あるいは、複数ワード線単位の消去ゲート
電極43の複数組に同時に消去電圧を印加することによ
り、三行以上のワード線のブロック消去が可能となる。
また、各行あるいは複数行の消去ゲート電極43を一括接
続しておく、あるいは、全ての行の各セルトランジスタ
に共通に消去ゲート電極43を形成しておくことにより一
括消去が可能となる。
続しておく、あるいは、全ての行の各セルトランジスタ
に共通に消去ゲート電極43を形成しておくことにより一
括消去が可能となる。
また、上記したように、複数行に共通に消去ゲート電極
43を形成しておくことによって、セルピッチ幅の減少と
消去ゲート電極の低抵抗化が可能になり、高集積化、高
速化が可能となる。
43を形成しておくことによって、セルピッチ幅の減少と
消去ゲート電極の低抵抗化が可能になり、高集積化、高
速化が可能となる。
また、上記したように消去ゲート電極が二行の各セルト
ランジスタに共通に形成されたEEPROMセルを用いて、第
５図に示したようなセルアレイとほぼ同様に、第13図に
示すようにセルアレイを構成することができる。ここ
で、40−１−１〜40−４−４はメモリセル、WL1〜WL4は
ワード線、EL1およびEL2は消去線、DL1〜DL5は列線であ
る。この第13図に示したセルアレイも第２図および第３
図に示したようなセルアレイとほぼ同様の効果が得られ
る。
ランジスタに共通に形成されたEEPROMセルを用いて、第
５図に示したようなセルアレイとほぼ同様に、第13図に
示すようにセルアレイを構成することができる。ここ
で、40−１−１〜40−４−４はメモリセル、WL1〜WL4は
ワード線、EL1およびEL2は消去線、DL1〜DL5は列線であ
る。この第13図に示したセルアレイも第２図および第３
図に示したようなセルアレイとほぼ同様の効果が得られ
る。
次に、第12図（ａ）乃至（ｃ）に示したセルトランジス
タを、LOCOS法によらずに製造する方法について、第12
図（ａ）中の列線方向に沿うＢ−Ｂ線断面構造を示す第
14図（ａ）乃至（ｆ）および第12図（ａ）中の行線方向
に沿うＣ−Ｃ線断面構造を示す第15図（ａ）乃至（ｆ）
を参照しながら説明する。
タを、LOCOS法によらずに製造する方法について、第12
図（ａ）中の列線方向に沿うＢ−Ｂ線断面構造を示す第
14図（ａ）乃至（ｆ）および第12図（ａ）中の行線方向
に沿うＣ−Ｃ線断面構造を示す第15図（ａ）乃至（ｆ）
を参照しながら説明する。
先ず、第14図（ａ）、第15図（ａ）に示すように、例え
ばｐ型の半導体基板１の表面の全面に、セルトランジス
タの閾値制御のためにイオン注入した後、第１のゲート
絶縁膜（例えば熱酸化膜）７を300Å程度形成し、この
第１のゲート絶縁膜上に第１のポリシリコン膜５を堆積
し、これをセルアレイの例方向に沿う所定幅を有するス
トライプ状にパターニングして浮遊ゲート電極の長さを
決定する。
ばｐ型の半導体基板１の表面の全面に、セルトランジス
タの閾値制御のためにイオン注入した後、第１のゲート
絶縁膜（例えば熱酸化膜）７を300Å程度形成し、この
第１のゲート絶縁膜上に第１のポリシリコン膜５を堆積
し、これをセルアレイの例方向に沿う所定幅を有するス
トライプ状にパターニングして浮遊ゲート電極の長さを
決定する。
次に、上記列方向にストライプ状にパターニングされた
第１のポリシリコン膜５をマスクとして、前記半導体基
板内に基板とは逆導電型で高濃度n+の不純物拡散領域を
形成してセルトランジスタのソース・ドレイン領域10を
形成する。
第１のポリシリコン膜５をマスクとして、前記半導体基
板内に基板とは逆導電型で高濃度n+の不純物拡散領域を
形成してセルトランジスタのソース・ドレイン領域10を
形成する。
次に、前記ストライプ状にパターニングされた第１のポ
リシリコン膜相互間の基板上（n+領域10上の基板上）に
第１のポリシリコン膜５とほぼ同じ厚さの第１の絶縁膜
９を埋込み形成する。この場合、先ず、第14図（ｂ）、
第15図（ｂ）に示すように、第１のポリシリコン膜５よ
り厚いCVD酸化膜９を形成する。そして、この厚いCVD酸
化膜上にレジスト31を表面が平坦になるように塗布す
る。このレジスト31は、CVD酸化膜９とのエッチング比
が1:1であるようなものを用いる。
リシリコン膜相互間の基板上（n+領域10上の基板上）に
第１のポリシリコン膜５とほぼ同じ厚さの第１の絶縁膜
９を埋込み形成する。この場合、先ず、第14図（ｂ）、
第15図（ｂ）に示すように、第１のポリシリコン膜５よ
り厚いCVD酸化膜９を形成する。そして、この厚いCVD酸
化膜上にレジスト31を表面が平坦になるように塗布す
る。このレジスト31は、CVD酸化膜９とのエッチング比
が1:1であるようなものを用いる。
そこで、レジスト31とCVD酸化膜９とを同時に、第１の
ポリシリコン膜５の上面までエッチングすることによ
り、第14図（ｃ）、第15図（ｃ）に示すように、第１の
ポリシリコン膜５とほぼ同じ厚さのCVD酸化膜９をn+領
域10上の基板上に埋込むことができる。
ポリシリコン膜５の上面までエッチングすることによ
り、第14図（ｃ）、第15図（ｃ）に示すように、第１の
ポリシリコン膜５とほぼ同じ厚さのCVD酸化膜９をn+領
域10上の基板上に埋込むことができる。
次に、第14図（ｄ）、第15図（ｄ）に示すように、半導
体基板上に第２のゲート絶縁膜（例えば酸化膜／窒化膜
／酸化膜の三層構造または酸化膜のみ）47を形成する。
さらに、この第２のゲート絶縁膜上に第２のポリシリコ
ン膜46を堆積し、この第２のポリシリコン膜上に第３の
ゲート絶縁膜（例えば酸化膜／窒化膜／酸化膜の三層構
造または酸化膜のみ）44を形成する。
体基板上に第２のゲート絶縁膜（例えば酸化膜／窒化膜
／酸化膜の三層構造または酸化膜のみ）47を形成する。
さらに、この第２のゲート絶縁膜上に第２のポリシリコ
ン膜46を堆積し、この第２のポリシリコン膜上に第３の
ゲート絶縁膜（例えば酸化膜／窒化膜／酸化膜の三層構
造または酸化膜のみ）44を形成する。
次に、第３のゲート絶縁膜44上にレジストをパターン形
成し、このレジストをマスクとして、第14図（ｅ）、第
15図（ｅ）に示すように、この第３のゲート絶縁膜44と
第２のポリシリコン膜46と第２のゲート絶縁膜47と第１
のポリシリコン膜６とをセルアレイの行方向に沿って所
定幅を有するストライプ状にパターニングし、制御ゲー
ト電極の幅および浮遊ゲート電極の幅を決定すると同時
に、二層構造の制御ゲート電極および浮遊ゲート電極を
形成する。この時、埋込み形成されているCVD酸化膜９
はエッチングされずに残り、素子分離領域２の予定領域
が露出する。
成し、このレジストをマスクとして、第14図（ｅ）、第
15図（ｅ）に示すように、この第３のゲート絶縁膜44と
第２のポリシリコン膜46と第２のゲート絶縁膜47と第１
のポリシリコン膜６とをセルアレイの行方向に沿って所
定幅を有するストライプ状にパターニングし、制御ゲー
ト電極の幅および浮遊ゲート電極の幅を決定すると同時
に、二層構造の制御ゲート電極および浮遊ゲート電極を
形成する。この時、埋込み形成されているCVD酸化膜９
はエッチングされずに残り、素子分離領域２の予定領域
が露出する。
この状態で、上記列方向にストライプ状にパターニング
された第２の絶縁膜44をマスクとして、基板とは同一導
電型の不純物イオンを半導体基板内に注入し、バーズビ
ークを持たないp+型の素子分離領域２を形成して列方向
の素子領域を規定する。この時、n+領域10は、その上側
の厚いCVD酸化膜９により保護されるので、上記イオン
注入の影響を受けない。
された第２の絶縁膜44をマスクとして、基板とは同一導
電型の不純物イオンを半導体基板内に注入し、バーズビ
ークを持たないp+型の素子分離領域２を形成して列方向
の素子領域を規定する。この時、n+領域10は、その上側
の厚いCVD酸化膜９により保護されるので、上記イオン
注入の影響を受けない。
次に、第14図（ｆ）、第15図（ｆ）に示すように、前記
二層構造のゲート電極の側面部を含む半導体基板上にト
ンネル絶縁膜用の第４のゲート絶縁膜８を300Å程度形
成する。
二層構造のゲート電極の側面部を含む半導体基板上にト
ンネル絶縁膜用の第４のゲート絶縁膜８を300Å程度形
成する。
次に、この第４のゲート絶縁膜８上に第３のポリシリコ
ン膜43を堆積し、これをセルアレイの行方向に沿ってス
トライプ状にエッチングして浮遊ゲート電極５の側面部
の片側および制御ゲート電極46の側面部に対向する部分
を有する消去ゲート電極43を形成する。この場合、消去
ゲート電極43は浮遊ゲート電極５の側面部に対向すれば
よく、消去ゲート電極43と浮遊ゲート電極５とのマスク
合わせずれによる影響を考えなくてよい。
ン膜43を堆積し、これをセルアレイの行方向に沿ってス
トライプ状にエッチングして浮遊ゲート電極５の側面部
の片側および制御ゲート電極46の側面部に対向する部分
を有する消去ゲート電極43を形成する。この場合、消去
ゲート電極43は浮遊ゲート電極５の側面部に対向すれば
よく、消去ゲート電極43と浮遊ゲート電極５とのマスク
合わせずれによる影響を考えなくてよい。
上記したような第14図（ａ）乃至（ｆ）および第15図
（ａ）乃至（ｆ）に示した方法によれば、第２図（ａ）
乃至（ｊ）および第３図（ａ）乃至（ｊ）に示した方法
と同様の効果が得られる。
（ａ）乃至（ｆ）に示した方法によれば、第２図（ａ）
乃至（ｊ）および第３図（ａ）乃至（ｊ）に示した方法
と同様の効果が得られる。
また、浮遊ゲート電極５と消去ゲート電極43との間のト
ンネル絶縁膜８は、前述したように消去時に高電界が印
加されるので高い信頼性が要求されるが、第14図および
第15図のセルトランジスタでは、前記二層構造のゲート
電極の側面部を含む半導体基板上にトンネル絶縁膜８を
成長させた後、直ぐにこのトンネル絶縁膜上に第３のポ
リシリコン膜43を堆積するので、二度酸化や重ね酸化な
どの膜質を悪化させる工程はなく、信頼性の高いトンネ
ル絶縁膜８を形成することができる。
ンネル絶縁膜８は、前述したように消去時に高電界が印
加されるので高い信頼性が要求されるが、第14図および
第15図のセルトランジスタでは、前記二層構造のゲート
電極の側面部を含む半導体基板上にトンネル絶縁膜８を
成長させた後、直ぐにこのトンネル絶縁膜上に第３のポ
リシリコン膜43を堆積するので、二度酸化や重ね酸化な
どの膜質を悪化させる工程はなく、信頼性の高いトンネ
ル絶縁膜８を形成することができる。
次に、第12図（ａ）乃至（ｃ）に示したセルトランジス
タとは制御ゲート電極および消去ゲート電極の位置が異
なるセルトランジスタを、LOCOS法によらずに製造する
方法について、列線方向に沿う断面構造を示す第16図
（ａ）乃至（ｋ）およびワード線方向に沿う断面構造を
示す第17図（ａ）乃至（ｋ）を参照しながら説明する。
タとは制御ゲート電極および消去ゲート電極の位置が異
なるセルトランジスタを、LOCOS法によらずに製造する
方法について、列線方向に沿う断面構造を示す第16図
（ａ）乃至（ｋ）およびワード線方向に沿う断面構造を
示す第17図（ａ）乃至（ｋ）を参照しながら説明する。
前記した14図（ａ）乃至（ｃ）および第15図（ａ）乃至
（ｃ）までの工程と同様に、16図（ａ）乃至（ｃ）およ
び第17図（ａ）乃至（ｃ）までの工程を経た後、第１の
ポリシリコン膜上にレジストをパターン形成し、このレ
ジストをマスクとして、第16図（ｄ）、第17図（ｄ）に
示すように、この第１のポリシリコン膜５をセルアレイ
の行方向に沿って所定幅を有するストライプ状にパター
ニングして浮遊ゲート電極の幅を決定する。この時、前
記埋込み形成されているCVD酸化膜９は、エッチングさ
れずに残る。
（ｃ）までの工程と同様に、16図（ａ）乃至（ｃ）およ
び第17図（ａ）乃至（ｃ）までの工程を経た後、第１の
ポリシリコン膜上にレジストをパターン形成し、このレ
ジストをマスクとして、第16図（ｄ）、第17図（ｄ）に
示すように、この第１のポリシリコン膜５をセルアレイ
の行方向に沿って所定幅を有するストライプ状にパター
ニングして浮遊ゲート電極の幅を決定する。この時、前
記埋込み形成されているCVD酸化膜９は、エッチングさ
れずに残る。
この状態で、上記行方向にストライプ状にパターニング
された第１のポリシリコン膜５およびCVD酸化膜９をマ
スクとして、基板とは同一導電型の不純物イオンを半導
体基板内に注入し、バーズビークを持たないp+型の素子
分離領域２を形成して列方向の素子領域を規定する。
された第１のポリシリコン膜５およびCVD酸化膜９をマ
スクとして、基板とは同一導電型の不純物イオンを半導
体基板内に注入し、バーズビークを持たないp+型の素子
分離領域２を形成して列方向の素子領域を規定する。
次に、第６図（ｂ）、第７図（ｂ）の工程とほぼ同様に
して、第16図（ｅ）、第17図（ｅ）および第16図
（ｆ）、第17図（ｆ）に示すように、第２の絶縁膜（例
えばCVD膜）９′を例えば1000Å程度堆積した後、レジ
スト32を表面が平坦になるように塗布してパターニング
し、さらに、第１のポリシリコン膜５の上面が露出する
まで第３の絶縁膜９′をエッチングして素子分離領域２
上の基板上に第１のポリシリコン膜５よりやや低く第３
の絶縁膜９′を埋込み形成する。ここで、第１のポリシ
リコン膜５よりやや低く第３の絶縁膜９′を埋込み理由
は、後述するように、浮遊ゲート電極５の上面部の一部
から側面部の一部までに対向するように制御ゲート電極
46を形成するためである。
して、第16図（ｅ）、第17図（ｅ）および第16図
（ｆ）、第17図（ｆ）に示すように、第２の絶縁膜（例
えばCVD膜）９′を例えば1000Å程度堆積した後、レジ
スト32を表面が平坦になるように塗布してパターニング
し、さらに、第１のポリシリコン膜５の上面が露出する
まで第３の絶縁膜９′をエッチングして素子分離領域２
上の基板上に第１のポリシリコン膜５よりやや低く第３
の絶縁膜９′を埋込み形成する。ここで、第１のポリシ
リコン膜５よりやや低く第３の絶縁膜９′を埋込み理由
は、後述するように、浮遊ゲート電極５の上面部の一部
から側面部の一部までに対向するように制御ゲート電極
46を形成するためである。
次に、第16図（ｇ）、第17図（ｇ）に示すように、半導
体基板上に第２のゲート絶縁膜（例えば酸化膜／窒化膜
／酸化膜の三層構造）48を形成する。さらに、この第２
のゲート絶縁膜48上に第２のポリシリコン膜46を堆積
し、この第２のポリシリコン膜46をセルアレイの行方向
に沿って浮遊ゲート電極５の上面部の一部から側面部の
一部までに対向するように所定幅を有するストライプ状
にエッチングし、第16図（ｈ）、第17図（ｈ）に示すよ
うに、制御ゲート電極46を形成する。
体基板上に第２のゲート絶縁膜（例えば酸化膜／窒化膜
／酸化膜の三層構造）48を形成する。さらに、この第２
のゲート絶縁膜48上に第２のポリシリコン膜46を堆積
し、この第２のポリシリコン膜46をセルアレイの行方向
に沿って浮遊ゲート電極５の上面部の一部から側面部の
一部までに対向するように所定幅を有するストライプ状
にエッチングし、第16図（ｈ）、第17図（ｈ）に示すよ
うに、制御ゲート電極46を形成する。
次に、第16図（ｉ）、第17図（ｉ）に示すように制御ゲ
ート電極46を覆うように半導体基板上に第３のゲート絶
縁膜（例えば酸化膜のみ）44を500〜1000Åで形成す
る。この場合、この第３のゲート絶縁膜44は所定の耐圧
が得られる範囲で可能なかぎり薄い方が特性上好まし
い。この時、前記した例えば酸化膜／窒化膜／酸化膜の
三層構造を有する第２のゲート絶縁膜48上は、殆んど酸
化しない。
ート電極46を覆うように半導体基板上に第３のゲート絶
縁膜（例えば酸化膜のみ）44を500〜1000Åで形成す
る。この場合、この第３のゲート絶縁膜44は所定の耐圧
が得られる範囲で可能なかぎり薄い方が特性上好まし
い。この時、前記した例えば酸化膜／窒化膜／酸化膜の
三層構造を有する第２のゲート絶縁膜48上は、殆んど酸
化しない。
次に、第16図（ｊ）、第17図（ｊ）に示すように、前記
第３のゲート絶縁膜44により覆われている制御ゲート電
極46の下部以外の第２のゲート絶縁膜48の露出部を浮有
ゲート電極５の上面の一部が露出するまでエッチングす
る。この時のエッチングガスは、窒化膜のエッチング比
の大きいガスを使用することにより、第３のゲート絶縁
膜44は殆んどエッチングされない。
第３のゲート絶縁膜44により覆われている制御ゲート電
極46の下部以外の第２のゲート絶縁膜48の露出部を浮有
ゲート電極５の上面の一部が露出するまでエッチングす
る。この時のエッチングガスは、窒化膜のエッチング比
の大きいガスを使用することにより、第３のゲート絶縁
膜44は殆んどエッチングされない。
次に、第16図（ｋ）、第17図（ｋ）に示すように、露出
した浮遊ゲート電極５上にトンネル絶縁膜用の第４のゲ
ート絶縁膜（例えば酸化膜のみ）８を300Å程度形成す
る。この後、半導体基板上に第３のポリシリコン膜43を
堆積し、これをセルアレイの行方向に沿ってストライプ
状にエッチングして浮遊ゲート電極５の上面部および制
御ゲート電極46の側面部に対向する部分を有する消去ゲ
ート電極43を、例えば各行毎に分離して形成する。この
場合、消去ゲート電極43はトンネル絶縁膜８上を覆って
いればよく、消去ゲート電極43と浮遊ゲート電極５との
マスク合わせずれによる影響を考えなくてよい。
した浮遊ゲート電極５上にトンネル絶縁膜用の第４のゲ
ート絶縁膜（例えば酸化膜のみ）８を300Å程度形成す
る。この後、半導体基板上に第３のポリシリコン膜43を
堆積し、これをセルアレイの行方向に沿ってストライプ
状にエッチングして浮遊ゲート電極５の上面部および制
御ゲート電極46の側面部に対向する部分を有する消去ゲ
ート電極43を、例えば各行毎に分離して形成する。この
場合、消去ゲート電極43はトンネル絶縁膜８上を覆って
いればよく、消去ゲート電極43と浮遊ゲート電極５との
マスク合わせずれによる影響を考えなくてよい。
上記したような第16図（ａ）乃至（ｋ）および第17図
（ａ）乃至（ｋ）に示した方法によれば、第６図（ａ）
乃至（ｅ）および第７図（ａ）乃至（ｅ）に示した方法
と同様の効果が得られる。また、第16図（ｋ）および第
17図（ｋ）に示すように形成されたメモリセルは、第５
図に示したセルアレイを構成でき、制御ゲート電極46と
消去ゲート電極43との間の第３のゲート絶縁膜44が500
〜1000Å程度と厚いので、消去時の選択ワード線を接地
電位にしても問題ない。
（ａ）乃至（ｋ）に示した方法によれば、第６図（ａ）
乃至（ｅ）および第７図（ａ）乃至（ｅ）に示した方法
と同様の効果が得られる。また、第16図（ｋ）および第
17図（ｋ）に示すように形成されたメモリセルは、第５
図に示したセルアレイを構成でき、制御ゲート電極46と
消去ゲート電極43との間の第３のゲート絶縁膜44が500
〜1000Å程度と厚いので、消去時の選択ワード線を接地
電位にしても問題ない。
また、素子分離領域２の上方に、20V程度の高電圧が印
加される消去ゲート電極43が位置しているが、この素子
分離領域上の基板上に厚い第２の絶縁膜９′を埋込んで
いるので、この部分の耐圧が高く、信頼性の向上が可能
になっている。
加される消去ゲート電極43が位置しているが、この素子
分離領域上の基板上に厚い第２の絶縁膜９′を埋込んで
いるので、この部分の耐圧が高く、信頼性の向上が可能
になっている。
第18図は、第12図（ａ）乃至（ｃ）に示したセルトラン
ジスタとは別のセルトランジスタを用いたEEPROM集積回
路におけるセルアレイの一部における行線（ワード線）
方向に沿う選択トランジスタ部の断面構造を示してい
る。
ジスタとは別のセルトランジスタを用いたEEPROM集積回
路におけるセルアレイの一部における行線（ワード線）
方向に沿う選択トランジスタ部の断面構造を示してい
る。
即ち、このセルアレイのセルトランジスタは、第16図お
よび第17図に示したメモリにおいて、浮遊ゲート電極
を、前記セルトランジスタのソース・ドレイン領域間の
チャネル領域のチャネル長より短くして、このチャネル
領域上のソース領域側付近（またはドレイン領域側付
近）に浮遊ゲート電極が存在しないオフセット部を設
け、このオフセット部で前記制御ゲート電極がゲート絶
縁膜を介して前記チャネル領域の一部に対向する選択ト
ランジスタ部を設けている点が異なる。
よび第17図に示したメモリにおいて、浮遊ゲート電極
を、前記セルトランジスタのソース・ドレイン領域間の
チャネル領域のチャネル長より短くして、このチャネル
領域上のソース領域側付近（またはドレイン領域側付
近）に浮遊ゲート電極が存在しないオフセット部を設
け、このオフセット部で前記制御ゲート電極がゲート絶
縁膜を介して前記チャネル領域の一部に対向する選択ト
ランジスタ部を設けている点が異なる。
上記したような第18図に示したセルトランジスタは、第
12図（ａ）乃至（ｃ）に示したセルトランジスタと同様
な効果が得られる。しかも、セルトランジスタのソース
領域付近に選択トランジスタ部を有しているので、この
EEPROMセルを第５図に示したようなセルアレイに用いる
と、前述したように第９図（ａ）乃至（ｅ）に示したEE
PROMセルを用いた時と同様に、書込み時、読出し時に、
誤書き込み、誤読出しを防止可能なEEPROMセルを実現で
きる。
12図（ａ）乃至（ｃ）に示したセルトランジスタと同様
な効果が得られる。しかも、セルトランジスタのソース
領域付近に選択トランジスタ部を有しているので、この
EEPROMセルを第５図に示したようなセルアレイに用いる
と、前述したように第９図（ａ）乃至（ｅ）に示したEE
PROMセルを用いた時と同様に、書込み時、読出し時に、
誤書き込み、誤読出しを防止可能なEEPROMセルを実現で
きる。
次に、第18図に示したセルトランジスタを、LOCOS法に
よらずに製造する方法について説明する。第14図（ａ）
乃至（ｃ）、第15図（ａ）乃至（ｃ）までの工程と同様
の工程により、浮遊ゲート電極５の幅を決め、n+型のソ
ース・ドレイン領域10を形成する。次に、このソース・
ドレイン領域10上の基板上に第１のポリシリコン膜５と
ほぼ同じ厚さの第１の絶縁膜（例えばCVD膜）を埋込み
形成する。
よらずに製造する方法について説明する。第14図（ａ）
乃至（ｃ）、第15図（ａ）乃至（ｃ）までの工程と同様
の工程により、浮遊ゲート電極５の幅を決め、n+型のソ
ース・ドレイン領域10を形成する。次に、このソース・
ドレイン領域10上の基板上に第１のポリシリコン膜５と
ほぼ同じ厚さの第１の絶縁膜（例えばCVD膜）を埋込み
形成する。
次に、第１のポリシリコン膜５のソース領域側付近（ま
たはドレイン領域側付近）の一端部をストライプ状にエ
ッチングし、前記ソース・ドレイン領域間のチャネル領
域のチャネル長より短い浮遊ゲート電極５を形成すると
同時に、上記チャネル領域上のソース領域側付近または
ドレイン領域側付近に浮遊ゲート電極が存在しないオフ
セット部33を形成する。
たはドレイン領域側付近）の一端部をストライプ状にエ
ッチングし、前記ソース・ドレイン領域間のチャネル領
域のチャネル長より短い浮遊ゲート電極５を形成すると
同時に、上記チャネル領域上のソース領域側付近または
ドレイン領域側付近に浮遊ゲート電極が存在しないオフ
セット部33を形成する。
次に、第14図（ｄ）乃至（ｅ）、第15図（ｄ）乃至
（ｅ）のように半導体基板上およびオフセット部33上に
第２のゲート絶縁膜48を例えば酸化膜／窒化膜／酸化膜
の三層構造で形成し、この第２のゲート絶縁膜48上に第
２のポリシリコン膜46を堆積し、この第２のポリシリコ
ン膜46をセルアレイの行方向に沿って浮遊ゲート電極５
と同時に所定幅を有するストライプ状にエッチングして
制御ゲート電極46および浮遊ゲート電極５を形成すると
同時に、オフセット部33で第２のゲート絶縁膜48を介し
て前記チャネル領域の一部に制御ゲート電極46が対向し
てなる選択トランジスタ部Trを形成する。
（ｅ）のように半導体基板上およびオフセット部33上に
第２のゲート絶縁膜48を例えば酸化膜／窒化膜／酸化膜
の三層構造で形成し、この第２のゲート絶縁膜48上に第
２のポリシリコン膜46を堆積し、この第２のポリシリコ
ン膜46をセルアレイの行方向に沿って浮遊ゲート電極５
と同時に所定幅を有するストライプ状にエッチングして
制御ゲート電極46および浮遊ゲート電極５を形成すると
同時に、オフセット部33で第２のゲート絶縁膜48を介し
て前記チャネル領域の一部に制御ゲート電極46が対向し
てなる選択トランジスタ部Trを形成する。
次に、第14図（ｆ）、第５図（ｆ）の工程と同様の工程
により、第３のゲート絶縁膜44、トンネル絶縁膜用の第
４のゲート絶縁膜８、消去ゲート電極43を形成する。
により、第３のゲート絶縁膜44、トンネル絶縁膜用の第
４のゲート絶縁膜８、消去ゲート電極43を形成する。
なお、前記各実施例の不揮発性半導体メモリにおいて、
セルトランジスタとして、第19図に示すように、ソース
領域またはドレイン領域におけるチャネル領域に近い部
分10′の不純物濃度が残りの部分10の不純物濃度よりも
薄くなったライド・ドープト・ドレイン（LDD）構造を
有するものであってもよい。
セルトランジスタとして、第19図に示すように、ソース
領域またはドレイン領域におけるチャネル領域に近い部
分10′の不純物濃度が残りの部分10の不純物濃度よりも
薄くなったライド・ドープト・ドレイン（LDD）構造を
有するものであってもよい。
第20図（ａ）および（ｂ）は、上記LDD構造を有するセ
ルトランジスタは、LOCOS法によらずに製造する方法の
第１実施例について、セルアレイのワード線方向に沿う
断面構造を示している。
ルトランジスタは、LOCOS法によらずに製造する方法の
第１実施例について、セルアレイのワード線方向に沿う
断面構造を示している。
即ち、先ず、第20図（ａ）に示すように、例えばｐ型の
半導体基板１の表面の全面に、セルトランジスタの閾値
制御のためにイオン注入した後、第１のゲート絶縁膜
（例えば熱酸化膜）７を300Å程度形成し、この第１の
ゲート絶縁膜７上に第１のポリシリコン膜５を堆積す
る。次に、第１のポリシリコン膜５をセルアレイの列方
向に沿う所定幅を有するストライプ状にパターニングし
て浮遊ゲート電極の長さを決定する。
半導体基板１の表面の全面に、セルトランジスタの閾値
制御のためにイオン注入した後、第１のゲート絶縁膜
（例えば熱酸化膜）７を300Å程度形成し、この第１の
ゲート絶縁膜７上に第１のポリシリコン膜５を堆積す
る。次に、第１のポリシリコン膜５をセルアレイの列方
向に沿う所定幅を有するストライプ状にパターニングし
て浮遊ゲート電極の長さを決定する。
次に、上記列方向にストライプ状にパターニングされた
第１のポリシリコン膜５をマスクとして、前記半導体基
板内に基板とは逆導電型の不純物イオンを注入してソー
ス領域およびドレイン領域に低濃度n-の不純物拡散領域
10′を形成する。
第１のポリシリコン膜５をマスクとして、前記半導体基
板内に基板とは逆導電型の不純物イオンを注入してソー
ス領域およびドレイン領域に低濃度n-の不純物拡散領域
10′を形成する。
次に、第20図（ｂ）に示すように、例えばソース領域の
チャネル領域端部付近を覆うようにレジスト32を形成
し、このレジスト32をマスクとして、基板とは逆導電型
の不純物イオンを注入して、ソース領域およびドレイン
領域に高濃度n+の不純物拡散領域10を形成すると、ソー
ス側にLDD構造が形成される。この後は、レジスト32を
除去し、前述した工程と同様の工程により、セルトラン
ジスタを完成する。
チャネル領域端部付近を覆うようにレジスト32を形成
し、このレジスト32をマスクとして、基板とは逆導電型
の不純物イオンを注入して、ソース領域およびドレイン
領域に高濃度n+の不純物拡散領域10を形成すると、ソー
ス側にLDD構造が形成される。この後は、レジスト32を
除去し、前述した工程と同様の工程により、セルトラン
ジスタを完成する。
第21図（ａ）乃至（ｃ）は、上記LDD構造を有するセル
トランジスタは、LOCOS法によらずに製造する方法の第
２実施例について、セルアレイのワード線方向に沿う断
面構造を示している。
トランジスタは、LOCOS法によらずに製造する方法の第
２実施例について、セルアレイのワード線方向に沿う断
面構造を示している。
即ち、先ず、前記第20図（ａ）および（ｂ）に示した工
程により、第１のポリシリコン膜５をパターニングして
浮遊ゲート電極の長さを決定し、この第１のポリシリコ
ン膜５をマスクとして、前記半導体基板内に基板とは逆
導電型の不純物イオンを注入してソース領域およびドレ
イン領域に低濃度n-の不純物拡散領域10′を形成する。
程により、第１のポリシリコン膜５をパターニングして
浮遊ゲート電極の長さを決定し、この第１のポリシリコ
ン膜５をマスクとして、前記半導体基板内に基板とは逆
導電型の不純物イオンを注入してソース領域およびドレ
イン領域に低濃度n-の不純物拡散領域10′を形成する。
次に、第21図（ａ）に示すように、半導体基板上にCVD
酸化膜34を堆積する。次に、CVD酸化膜34をRIE法（反応
性イオンエッチング法）により最適条件で異方向にエッ
チングすることにより、第21図（ｂ）に示すように、第
１のポリシリコン膜５の長さ方向の両端面のみにCVD酸
化膜34を残す。次に、第１のポリシリコン膜５の長さ方
向の一端面のCVD酸化膜34をレジスト32によりマスク
し、残りの一端面のCVD酸化膜34を除去する。
酸化膜34を堆積する。次に、CVD酸化膜34をRIE法（反応
性イオンエッチング法）により最適条件で異方向にエッ
チングすることにより、第21図（ｂ）に示すように、第
１のポリシリコン膜５の長さ方向の両端面のみにCVD酸
化膜34を残す。次に、第１のポリシリコン膜５の長さ方
向の一端面のCVD酸化膜34をレジスト32によりマスク
し、残りの一端面のCVD酸化膜34を除去する。
次に、レジスト32を除去し、第21図（ｃ）に示すよう
に、残っているCVD酸化膜34をマスクとして、基板とは
逆導電型の不純物イオンを注入してソース領域およびド
レイン領域に高濃度n+の不純物拡散領域10を形成する
と、ソース側またはドレイン側にLDD構造が形成され
る。この後は、前述した工程と同時の工程により、セル
トランジスタを完成する。
に、残っているCVD酸化膜34をマスクとして、基板とは
逆導電型の不純物イオンを注入してソース領域およびド
レイン領域に高濃度n+の不純物拡散領域10を形成する
と、ソース側またはドレイン側にLDD構造が形成され
る。この後は、前述した工程と同時の工程により、セル
トランジスタを完成する。
なお、上記した第21図（ａ）乃至（ｃ）の方法は、工程
が多少複雑になるが、低濃度n-の不純物拡散領域10′
を、CVD酸化膜34やRIE時の条件により制御でき、マスク
合わせのずれのないLDD構造を形成できる。
が多少複雑になるが、低濃度n-の不純物拡散領域10′
を、CVD酸化膜34やRIE時の条件により制御でき、マスク
合わせのずれのないLDD構造を形成できる。
また、上記した第20図（ａ）、（ｂ）および第21図
（ａ）乃至（ｃ）の方法において、低濃度n-の不純物拡
散領域107を形成するためのイオン注入と高濃度n+の不
純物拡散領域10を形成するためのイオン注入との順序を
入れ替えてもよい。
（ａ）乃至（ｃ）の方法において、低濃度n-の不純物拡
散領域107を形成するためのイオン注入と高濃度n+の不
純物拡散領域10を形成するためのイオン注入との順序を
入れ替えてもよい。
また、本実施例によれば、書込み時に選択メモリセルと
行方向に隣り合い、選択メモリセルのドレインとソース
を共有する非選択メモリセルにおいて、ソース側がLDD
構造となっているため、ホットエレクトロンが発生しに
くく、誤書込みの信頼性が向上する。
行方向に隣り合い、選択メモリセルのドレインとソース
を共有する非選択メモリセルにおいて、ソース側がLDD
構造となっているため、ホットエレクトロンが発生しに
くく、誤書込みの信頼性が向上する。
［発明の効果］ 上述したように本発明によれば、非常に微細なセルの加
工が可能となって高集積化が可能となり、しかも、電気
的消去が可能なEEPROMセルを有する不揮発性半導体メモ
リおよびその製造方法を実現することができる。
工が可能となって高集積化が可能となり、しかも、電気
的消去が可能なEEPROMセルを有する不揮発性半導体メモ
リおよびその製造方法を実現することができる。
即ち、本発明のメモリおけるセルトランジスタは、半導
体基板上に消去ゲート電極を含む三層構造のゲート電極
を有しているので、電気的に消去可能であり、しかも、
制御ゲート電極が高耐圧性を有するゲート絶縁膜を介し
て浮遊ゲート電極に対向してので、信頼性の高いEEPROM
セルを実現できる。
体基板上に消去ゲート電極を含む三層構造のゲート電極
を有しているので、電気的に消去可能であり、しかも、
制御ゲート電極が高耐圧性を有するゲート絶縁膜を介し
て浮遊ゲート電極に対向してので、信頼性の高いEEPROM
セルを実現できる。
また、上記セルトランジスタは、LOCOS法によらずに形
成されたバーズビークを持たない素子分離領域により素
子分離されており、ゲートのフリンジ部分も形成するこ
とがなく、セル面積が従来のEPROMセルと同程度に小さ
くて高集積化が可能である。
成されたバーズビークを持たない素子分離領域により素
子分離されており、ゲートのフリンジ部分も形成するこ
とがなく、セル面積が従来のEPROMセルと同程度に小さ
くて高集積化が可能である。
また、上記セルトランジスタは、チャネル領域のチャネ
ル長さ方向に隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成されているので、ソース
領域およびドレイン領域と上層配線とのコンタクト部の
数を減らすことができ、更に高集積化が可能である。
ル長さ方向に隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成されているので、ソース
領域およびドレイン領域と上層配線とのコンタクト部の
数を減らすことができ、更に高集積化が可能である。
また、浮遊ゲート電極の片側の上縁部（エッジ部）から
側面部の一部まで完全に覆うように消去ゲート電極を形
成すると、消去時に上記エッジ部の効果により消去効率
が増加する。
側面部の一部まで完全に覆うように消去ゲート電極を形
成すると、消去時に上記エッジ部の効果により消去効率
が増加する。
また、素子分離領域の上方に、20V程度の高電圧が印加
される消去ゲート電極が位置しても、この素子分離領域
上の基板上に厚いの絶縁膜を埋込んでいるので、この部
分の耐圧が高く、信頼性の向上が可能になっている。
される消去ゲート電極が位置しても、この素子分離領域
上の基板上に厚いの絶縁膜を埋込んでいるので、この部
分の耐圧が高く、信頼性の向上が可能になっている。
また、上記したようなEEPROMセルは、消去に際して、消
去ゲート電極に高電圧を印加するものであるが、浮遊ゲ
ート電極下の第１ゲート酸化膜の膜厚を薄くする必要が
なく、書込み特性に影響する制御ゲート電極と浮遊ゲー
トとの間の容量が減少することなく、EPROMセル並みの
書込み特性が十分に得られる。
去ゲート電極に高電圧を印加するものであるが、浮遊ゲ
ート電極下の第１ゲート酸化膜の膜厚を薄くする必要が
なく、書込み特性に影響する制御ゲート電極と浮遊ゲー
トとの間の容量が減少することなく、EPROMセル並みの
書込み特性が十分に得られる。
また、上記したようなEEPROMセルを用いたEEPROM集積回
路は、パッケージに紫外線照射用の窓を設ける必要がな
く、プラスチックパッケージに封止でき、安価になり、
これをプリント基板上に実装してシステム製品に応用し
た場合は、プリント基板上でデータの書換えが可能にな
り、非常に使い易くなる。
路は、パッケージに紫外線照射用の窓を設ける必要がな
く、プラスチックパッケージに封止でき、安価になり、
これをプリント基板上に実装してシステム製品に応用し
た場合は、プリント基板上でデータの書換えが可能にな
り、非常に使い易くなる。
また、本発明のメモリにおけるセルアレイによれば、同
一行の隣り合うセルトランジスタのソース領域およびド
レイン領域が共通に形成されているので、セルの行方向
の微細化が可能であると共にソース・ドレイン領域に対
する上層配線のコンタクト部が少なくなる。
一行の隣り合うセルトランジスタのソース領域およびド
レイン領域が共通に形成されているので、セルの行方向
の微細化が可能であると共にソース・ドレイン領域に対
する上層配線のコンタクト部が少なくなる。
また、上記ソース領域およびドレイン領域が同一列の各
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。
また、同一行の各メモリセルの消去ゲート電極が共通に
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、ワード線単位での消去
（ブロック消去）が可能になり、消去専用のデコーダが
不要になる。
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、ワード線単位での消去
（ブロック消去）が可能になり、消去専用のデコーダが
不要になる。
また、消去線の選択方法により、全ビットを一括消去し
たり、ワード線単位で消去（ブロック消去）することが
できる。即ち、各行の消去ゲート電極に選択的に消去電
圧を印加すればブロック消去が可能になり、複数行の消
去ゲート電極を一括接続しておいて共通に消去電圧を印
加し、または、複数行の消去ゲート電極にそれぞれ独立
に同時に消去電圧を印加することにより、複数行あるい
は全ての行のセルトランジスタに対して同時に消去を行
うことが可能である。
たり、ワード線単位で消去（ブロック消去）することが
できる。即ち、各行の消去ゲート電極に選択的に消去電
圧を印加すればブロック消去が可能になり、複数行の消
去ゲート電極を一括接続しておいて共通に消去電圧を印
加し、または、複数行の消去ゲート電極にそれぞれ独立
に同時に消去電圧を印加することにより、複数行あるい
は全ての行のセルトランジスタに対して同時に消去を行
うことが可能である。
また、隣り合う二行の１組とする各組で、消去ゲート電
極が二行の各セルトランジスタに共通となるように形成
することによって、２ワード線単位のブロック消去と
か、一括消去を行うタイプのEEPROMの場合には、２ワー
ド線単位のブロック消去が可能となり、セルピッチ幅の
減少と消去ゲート電極の抵抵抗化が可能になり、高集積
化、高速化が可能となる。
極が二行の各セルトランジスタに共通となるように形成
することによって、２ワード線単位のブロック消去と
か、一括消去を行うタイプのEEPROMの場合には、２ワー
ド線単位のブロック消去が可能となり、セルピッチ幅の
減少と消去ゲート電極の抵抵抗化が可能になり、高集積
化、高速化が可能となる。
また、セルトランジスタのソース領域またはドレイン領
域付近に選択トランジスタ部を形成しておくことによ
り、書込み時、読出し時に、誤書込み、誤読出しを防止
可能なEEPROMセルを実現できる。
域付近に選択トランジスタ部を形成しておくことによ
り、書込み時、読出し時に、誤書込み、誤読出しを防止
可能なEEPROMセルを実現できる。
また、浮遊ゲート電極と消去ゲート電極との間のトンネ
ル絶縁膜は、消去時に高電界が印加されるので高い信頼
性が要求されるが、本発明方法では、二度酸化や重ね酸
化などの膜質を悪化させる工程はなく、良質で信頼性の
高いトンネル絶縁膜を形成することができる。
ル絶縁膜は、消去時に高電界が印加されるので高い信頼
性が要求されるが、本発明方法では、二度酸化や重ね酸
化などの膜質を悪化させる工程はなく、良質で信頼性の
高いトンネル絶縁膜を形成することができる。
また、ソース領域およびドレイン領域および素子分離領
域をそれぞれゲートとなるポリシリコンをマスクとして
形成するので、マスク合わせの余裕を考慮する必要がな
く、この点でもセル面積の縮小化と高集積化が可能であ
る。
域をそれぞれゲートとなるポリシリコンをマスクとして
形成するので、マスク合わせの余裕を考慮する必要がな
く、この点でもセル面積の縮小化と高集積化が可能であ
る。
【図面の簡単な説明】 第１図（ａ）は本発明の不揮発性半導体メモリの第１実
施例におけるセルアレイの一部の平面パターンを示す
図、第１図（ｂ）および第１図（ｃ）はそれぞれ同図
（ａ）中のＢ−Ｂ線およびＣ−Ｃ線に沿う断面図、第２
図（ａ）乃至（ｊ）および第３図（ａ）乃至（ｊ）は本
発明の不揮発性半導体メモリの製造方法の第１実施例を
示す行線方向および列線方向に沿う断面図、第４図
（ａ）、（ｂ）は第２図および第３図に示した方法の一
部の変形例を示す断面図、第５図は第１図に示したセル
アレイおよびその周辺回路の一部を示す回路図、第６図
（ａ）乃至（ｅ）および第７図（ａ）乃至（ｅ）は本発
明製造方法の第２実施例の製造方法を示す断面図、第８
図は第６図（ｅ）および第７図（ｅ）に示したセルトラ
ンジスタの変形例を示す断面図、第９図（ａ）は本発明
の不揮発性半導体メモリの他の実施例におけるセルアレ
イの一部の平面パターンを示す図、第９図（ｂ）乃至第
９図（ｄ）はそれぞれ同図（ａ）中のＢ−Ｂ線およびＣ
−Ｃ線およびＤ−Ｄ線に沿う断面図、第９図（ｅ）は同
図（ａ）乃至（ｄ）に示したセルトランジスタの等価回
路を示す回路図、第10図（ａ）乃至（ｃ）および第11図
（ａ）乃至（ｃ）は本発明製造方法の第３実施例として
第９図に示したセルトランジスの製造方法を示す断面
図、第12図（ａ）は本発明の不揮発性半導体メモリのさ
らに他の実施例におけるセルアレイの一部の平面パター
ンを示す図、第12図（ｂ）および第12図（ｃ）はそれぞ
れ同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ線に沿う断面
図、第13図は第12図に示したセルアレイの一部を示す回
路図、第14図（ａ）乃至（ｆ）および第15図（ａ）乃至
（ｆ）は本発明製造方法の第４実施例として第12図に示
したセルトランジスタの製造方法を示す断面図、第16図
（ａ）乃至（ｋ）および第17図（ａ）乃至（ｋ）は本発
明製造方法の第５実施例を示す断面図、第18図は本発明
の不揮発性半導体メモリのさらに他の実施例におけるセ
ルアレイの一部のワード線方向に沿う断面図、第19図は
本発明の不揮発性半導体メモリのさらに他の実施例にお
けるセルトランジスタの一例を示す断面図、第20図
（ａ）および（ｂ）は第19図のセルトランジスタの製造
方法の第１実施例を示す断面図、第21図（ａ）乃至
（ｃ）は第19図のセルトランジスタの製造方法の第２実
施例を示す断面図、第22図（ａ）は従来のEPROMセルの
平面パターンを示す図、第22図（ｂ）および第22図
（ｃ）はそれぞれ同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ
線に沿う断面図である。 １……半導体基板、２……素子分離領域（p+領域）、
３、46……制御ゲート電極、４、44、47、48……ゲート
絶縁膜、５……浮遊ゲート電極、６、43……消去ゲート
電極、７……第１ゲート絶縁膜、８……トンネル絶縁
膜、９、９′、９″、34……CVD絶縁膜、10……ソース
・ドレイン領域（n-領域）、10′……ソース・ドレイン
領域（n-領域）、11〜15、31、32……レジスト、21−１
−１〜21−３−４、40−１−１〜40−４−４……メモリ
セル、22−１〜22−３、WL1〜WL4……ワード線、23−１
〜23−３、EL1、EL2……消去線、24−１〜24−５、DL1
〜DL5……列線、33……オフセット部。
施例におけるセルアレイの一部の平面パターンを示す
図、第１図（ｂ）および第１図（ｃ）はそれぞれ同図
（ａ）中のＢ−Ｂ線およびＣ−Ｃ線に沿う断面図、第２
図（ａ）乃至（ｊ）および第３図（ａ）乃至（ｊ）は本
発明の不揮発性半導体メモリの製造方法の第１実施例を
示す行線方向および列線方向に沿う断面図、第４図
（ａ）、（ｂ）は第２図および第３図に示した方法の一
部の変形例を示す断面図、第５図は第１図に示したセル
アレイおよびその周辺回路の一部を示す回路図、第６図
（ａ）乃至（ｅ）および第７図（ａ）乃至（ｅ）は本発
明製造方法の第２実施例の製造方法を示す断面図、第８
図は第６図（ｅ）および第７図（ｅ）に示したセルトラ
ンジスタの変形例を示す断面図、第９図（ａ）は本発明
の不揮発性半導体メモリの他の実施例におけるセルアレ
イの一部の平面パターンを示す図、第９図（ｂ）乃至第
９図（ｄ）はそれぞれ同図（ａ）中のＢ−Ｂ線およびＣ
−Ｃ線およびＤ−Ｄ線に沿う断面図、第９図（ｅ）は同
図（ａ）乃至（ｄ）に示したセルトランジスタの等価回
路を示す回路図、第10図（ａ）乃至（ｃ）および第11図
（ａ）乃至（ｃ）は本発明製造方法の第３実施例として
第９図に示したセルトランジスの製造方法を示す断面
図、第12図（ａ）は本発明の不揮発性半導体メモリのさ
らに他の実施例におけるセルアレイの一部の平面パター
ンを示す図、第12図（ｂ）および第12図（ｃ）はそれぞ
れ同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ線に沿う断面
図、第13図は第12図に示したセルアレイの一部を示す回
路図、第14図（ａ）乃至（ｆ）および第15図（ａ）乃至
（ｆ）は本発明製造方法の第４実施例として第12図に示
したセルトランジスタの製造方法を示す断面図、第16図
（ａ）乃至（ｋ）および第17図（ａ）乃至（ｋ）は本発
明製造方法の第５実施例を示す断面図、第18図は本発明
の不揮発性半導体メモリのさらに他の実施例におけるセ
ルアレイの一部のワード線方向に沿う断面図、第19図は
本発明の不揮発性半導体メモリのさらに他の実施例にお
けるセルトランジスタの一例を示す断面図、第20図
（ａ）および（ｂ）は第19図のセルトランジスタの製造
方法の第１実施例を示す断面図、第21図（ａ）乃至
（ｃ）は第19図のセルトランジスタの製造方法の第２実
施例を示す断面図、第22図（ａ）は従来のEPROMセルの
平面パターンを示す図、第22図（ｂ）および第22図
（ｃ）はそれぞれ同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ
線に沿う断面図である。 １……半導体基板、２……素子分離領域（p+領域）、
３、46……制御ゲート電極、４、44、47、48……ゲート
絶縁膜、５……浮遊ゲート電極、６、43……消去ゲート
電極、７……第１ゲート絶縁膜、８……トンネル絶縁
膜、９、９′、９″、34……CVD絶縁膜、10……ソース
・ドレイン領域（n-領域）、10′……ソース・ドレイン
領域（n-領域）、11〜15、31、32……レジスト、21−１
−１〜21−３−４、40−１−１〜40−４−４……メモリ
セル、22−１〜22−３、WL1〜WL4……ワード線、23−１
〜23−３、EL1、EL2……消去線、24−１〜24−５、DL1
〜DL5……列線、33……オフセット部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 田浦 忠行 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 稲見 道治 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (72)発明者 庄司 敦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭62−115777（ＪＰ，Ａ) 特開 昭63−266886（ＪＰ，Ａ) 特開 昭58−54675（ＪＰ，Ａ) 特表 平１−501746（ＪＰ，Ａ)
Claims (11)
- 【請求項１】半導体基板内のソース領域およびドレイン
領域と半導体基板上の三層構造のゲート電極とを有する
セルトランジスタを用いた電気的消去・再書込み可能な
不揮発性半導体メモリセルが行列状に配列されてなるセ
ルアレイを有する不揮発性半導体メモリにおいて、 前記三層構造のゲート電極における第１層目の浮遊ゲー
ト電極は、第１のゲート絶縁膜を介して半導体基板表面
に対向しており、第２層目のゲート電極および第３層目
のゲート電極は、一方が消去ゲート電極、他方が制御ゲ
ート電極であり、前記消去ゲート電極は前記浮遊ゲート
電極の一部にトンネル絶縁膜を介して対向しており、前
記制御ゲート電極は第２のゲート絶縁膜を介して前記浮
遊ゲート電極に対向しており、 前記消去ゲート電極および制御ゲート電極は、互いに平
行に設けられ、かつ、前記ソース領域およびドレイン領
域間のチャネル領域の幅方向に直交する方向に設けられ
ており、 前記チャネル領域の長さ方向に隣り合う２個のセルトラ
ンジスタのうちの一方のセルトランジスタのソース領域
と他方のセルトランジスタのドレイン領域とが共通に形
成されており、前記チャネル領域の幅方向に隣り合うセ
ルトランジスタ相互は、前記チャネル領域相互間の半導
体基板内に形成された素子分離領域により分離され、 前記第２層目のゲート電極は前記第１層目の浮遊ゲート
電極に対してチャネル幅方向にずれて形成されており、
この第２層目のゲート電極と前記素子分離領域との間の
半導体基板上に高耐圧性を有する絶縁膜が埋込み形成さ
れていることを特徴とする不揮発性半導体メモリ。 - 【請求項２】請求項１記載の不揮発性半導体メモリにお
いて、 前記浮遊ゲート電極は、前記チャネル領域のチャネル長
より短く、このチャネル領域上のソース領域側付近また
はドレイン領域側付近に浮遊ゲート電極が存在しないオ
フセット部を有しており、このオフセット部で前記制御
ゲート電極がゲート絶縁膜を介して前記チャネル領域の
一部に対向するように設けられて選択トランジスタ部が
形成されていることを特徴とする不揮発性半導体メモ
リ。 - 【請求項３】請求項１または２記載の不揮発性半導体メ
モリにおいて、 前記セルアレイは、同一行の隣り合うセルトランジスタ
のソース領域およびドレイン領域が共通に形成されたソ
ース・ドレイン領域が、同一列の各メモリセルに共通に
列方向に形成されており、同一行の各メモリセルの消去
ゲート電極が共通に行方向に形成されており、同一行の
各メモリセルの制御ゲート電極が共通に行方向に形成さ
れていることを特徴とする不揮発性半導体メモリ。 - 【請求項４】請求項３記載の不揮発性半導体メモリにお
いて、 前記消去ゲート電極は、隣り合う少なくとも二行の各セ
ルトランジスタに共通に形成されていることを特徴とす
る不揮発性半導体メモリ。 - 【請求項５】請求項３記載の不揮発性半導体メモリにお
いて、 各行の消去ゲート電極に選択的に消去電圧が印加され、
または、複数行の消去ゲート電極が一括接続されて共通
に消去電圧が印加され、あるいは、複数行の消去ゲート
電極にそれぞれ独立に同時に消去電圧が印加されること
を特徴とする不揮発性半導体メモリ。 - 【請求項６】三層構造のゲート電極を有し、三層構造の
ゲート電極の第２層目が消去ゲート電極となるメモリセ
ルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
積し、これをセルアレイの列方向に沿って所定幅を有す
るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
ポリシリコン膜をマスクとして前記半導体基板内に基板
とは逆導電型の不純物拡散領域を形成してセルトランジ
スタのソース領域およびドレイン領域を形成する工程
と、 前記ストライプ状にパターニングされた第１のポリシリ
コン膜相互間の基板上に上記第１のポリシリコン膜とほ
ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 この後に半導体基板上にトンネル絶縁膜を形成する工程
と、 このトンネル絶縁膜上に第２のポリシリコン膜を堆積
し、この第２のポリシリコン膜と前記トンネル絶縁膜と
前記第１のポリシリコン膜とをセルアレイの行方向に沿
って所定幅を有するストライプ状にパターニングする工
程と、 この行方向にストライプ状にパターニングされた第２の
ポリシリコン膜をマスクとして前記半導体基板内に素子
分離領域を形成する工程と、 前記行方向にストライプ状にパターニングされた第２の
ポリシリコン膜をその下方の第１のポリシリコン膜から
なる浮遊ゲート電極の幅より狭くするようにエッチング
して消去ゲート電極を形成する工程と、 この後に半導体基板上に高耐圧性を有する第２のゲート
絶縁膜を形成する工程と、 この第２のゲート絶縁膜上に第３のポリシリコン膜を堆
積し、これをセルアレイの行方向に沿って前記浮遊ゲー
ト電極および消去のゲート電極に対向するようにストラ
イプ状にパターニングして制御ゲート電極を形成する工
程と を具備することを特徴とする不揮発性半導体メモリの製
造方法。 - 【請求項７】三層構造のゲート電極を有し、三層構造の
ゲート電極の第２層目のゲート電極が消去ゲート電極と
なるメモリセルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
積し、これをセルアレイの列方向に沿って所定幅を有す
るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
ポリシリコン膜をマスクとして前記半導体基板内に基板
とは逆導電型の不純物拡散領域を形成してセルトランジ
スタのソース領域およびドレイン領域を形成する工程
と、 前記ストライプ状にパターニングされた第１のポリシリ
コン膜相互間の基板上に前記第１のポリシリコン膜とほ
ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜をセルアレイの行方向に沿っ
て所定幅を有するストライプ状にパターニングして浮遊
ゲート電極を形成する工程と、 この行方向にストライプ状にパターニングされた浮遊ゲ
ート電極をマスクとして前記半導体基板内に素子分離領
域を形成する工程と、 この素子分離領域上の浮遊ゲート電極相互間の基板上に
浮遊ゲート電極より低く第２の絶縁膜を埋込み形成する
工程と、 この後に半導体基板上にトンネル絶縁膜を形成する工程
と、 このトンネル絶縁膜上に第２のポリシリコン膜を堆積
し、この第２のポリシリコン膜を、前記浮遊ゲート電極
に対してチャネル幅方向にずれて浮遊ゲート電極の上面
部の一部から側面部の一部までに対向するようにセルア
レイの行方向に沿ってストライプ状にパターニングして
消去ゲート電極を形成する工程と、 この後に半導体基板上に高耐圧性を有する第２のゲート
絶縁膜を形成する工程と、 この第２のゲート絶縁膜上に第３のポリシリコン膜を堆
積し、これをセルアレイの行方向に沿って前記浮遊ゲー
ト電極および消去のゲート電極に対向するようにストラ
イプ状にパターニングして制御ゲート電極を形成する工
程と を具備することを特徴とする不揮発性半導体メモリの製
造方法。 - 【請求項８】三層構造のゲート電極を有し、三層構造の
ゲート電極の第２層目のゲート電極が消去ゲート電極と
なるメモリセルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
積し、これをセルアレイの列方向に沿って所定幅を有す
るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
ポリシリコン膜をマスクとして前記半導体基板内に基板
とは逆導電型の不純物拡散領域を形成してセルトランジ
スタのソース領域およびドレイン領域を形成する工程
と、 前記ストライプ状にパターニングされた第１のポリシリ
コン膜相互間の基板上に前記第１のポリシリコン膜とほ
ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜をセルアレイの行方向に沿っ
て所定幅を有するストライプ状にパターニングする工程
と、 この行方向にストライプ状に形成された第１のポリシリ
コン膜をマスクとして前記半導体基板内に素子分離領域
を形成する工程と、 この素子分離領域上の第１のポリシリコン膜相互間の基
板上に前記第１のポリシリコン膜とほぼ同じ厚さの第２
の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜のソース領域側付近またはド
レイン領域側付近の一端部をエッチングし、前記ソース
領域およびドレイン領域間のチャネル領域のチャネル長
より短い浮遊ゲート電極を形成すると同時に、前記チャ
ネル領域上のソース領域側付近またはドレイン領域側付
近に浮遊ゲート電極が存在しないオフセット部を形成す
る工程と、 このオフセット部の基板上に前記浮遊ゲート電極より低
く第３の絶縁膜を埋込み形成する工程と、 この後に半導体基板上にトンネル絶縁膜を形成する工程
と、 このトンネル絶縁膜上に第２のポリシリコン膜を堆積
し、この第２のポリシリコン膜を、前記浮遊ゲート電極
に対して幅方向にずれて浮遊ゲート電極の一部に対向す
る部分を有するようにセルアレイの行方向に沿ってスト
ライプ状にパターニングして消去ゲート電極を形成する
工程と、 この消去ゲート電極の下部以外の前記第３の絶縁膜の露
出部を除去する工程と、 この後に半導体基板上および前記第３の絶縁膜の露出部
が除去されたオフセット部上に高耐圧性を有する第２の
ゲート絶縁膜を形成する工程と、 この第２のゲート絶縁膜上に第３のポリシリコン膜を堆
積する工程と、 この第３のポリシリコン膜を前記浮遊ゲート電極に対向
すると共に前記消去ゲート電極に対向するようにセルア
レイの行方向に沿ってストライプ状にパターニングして
制御ゲート電極を形成すると同時に、前記オフセット部
で前記第２のゲート絶縁膜を介して前記チャネル領域の
一部に上記制御ゲート電極が対向してなる選択トランジ
スタ部を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
造方法。 - 【請求項９】三層構造のゲート電極を有し、三層構造の
ゲート電極の第３層目のゲート電極が消去ゲート電極と
なるメモリセルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
積し、これをセルアレイの列方向に沿って所定幅を有す
るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
ポリシリコン膜をマスクとして前記半導体基板内に基板
とは逆導電型の不純物拡散領域を形成してセルトランジ
スタのソース領域およびドレイン領域を形成する工程
と、 前記ストライプ状にパターニングされた第１のポリシリ
コン膜相互間の基板上に前記第１のポリシリコン膜とほ
ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 この後に半導体基板上に第２のゲート絶縁膜を形成する
工程と、 この第２のゲート絶縁膜上に第２のポリシリコン膜を堆
積する工程と、 この第２のポリシリコン膜上に高耐圧性を有する第２の
絶縁膜を形成する工程と、 この第２の絶縁膜と前記第２のポリシリコン膜と前記第
２のゲート絶縁膜と前記第１のポリシリコン膜とをセル
アレイの行方向に沿って所定幅を有するストライプ状に
パターニングし、制御ゲート電極と浮遊ゲート電極との
二層構造のゲート電極を形成する工程と、 この行方向にストライプ状にパターニングされた第２の
ポリシリコン膜をマスクとして前記半導体基板内に素子
分離領域を形成する工程と、 この後に前記二層構造のゲート電極の側面部を含む半導
体基板上にトンネル絶縁膜を形成する工程と、 このトンネル絶縁膜上に第３のポリシリコン膜を堆積
し、これをセルアレイの行方向に沿ってストライプ状に
パターニングして前記浮遊ゲート電極の側面部の片側に
対向する部分を有する消去ゲート電極を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
造方法。 - 【請求項１０】三層構造のゲート電極を有し、三層構造
のゲート電極の第３層目のゲート電極が消去ゲート電極
となるメモリセルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
積し、これをセルアレイの列方向に沿って所定幅を有す
るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
ポリシリコン膜をマスクとして前記半導体基板内に基板
とは逆導電型の不純物拡散領域を形成してセルトランジ
スタのソース領域およびドレイン領域を形成する工程
と、 前記ストライプ状にパターニングされた第１のポリシリ
コン膜相互間の基板上に前記第１のポリシリコン膜とほ
ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜をセルアレイの行方向に沿っ
て所定幅を有するストライプ状にパターニングして浮遊
ゲート電極を形成する工程と、 この行方向にストライプ状にパターニングされた浮遊ゲ
ート電極をマスクとして前記半導体基板内に素子分離領
域を形成する工程と、 この素子分離領域上の浮遊ゲート電極相互間の基板上に
浮遊ゲート電極より低く第２の絶縁膜を埋込み形成する
工程と、 この後に半導体基板上に高耐圧性を有する第２のゲート
絶縁膜を形成する工程と、 この第２のゲート絶縁膜上に第２のポリシリコン膜を堆
積し、この第２のポリシリコン膜を、前記浮遊ゲート電
極に対して幅方向にずれて浮遊ゲート電極の上面部の一
部から側面部の一部までに対向するようにセルアレイの
行方向に沿ってストライプ状にパターニングして制御ゲ
ート電極を形成する工程と、 この制御ゲート電極を覆うように半導体基板上に第３の
絶縁膜を形成する工程と、 この第３の絶縁膜により覆われている制御ゲート電極の
下部以外の前記第２のゲート絶縁膜の露出部を前記浮遊
ゲート電極の上面が露出するまで除去する工程と、 この露出した前記浮遊ゲート電極上にトンネル絶縁膜を
形成する工程と、 この後に半導体基板上に第３のポリシリコン膜を堆積
し、これをセルアレイの行方向に沿ってストライプ状に
パターニングして前記浮遊ゲート電極の上面部に対向す
る部分を有する消去ゲート電極を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
造方法。 - 【請求項１１】三層構造のゲート電極を有し、三層構造
のゲート電極の第３層目のゲート電極が消去ゲート電極
となるメモリセルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
積し、これをセルアレイの列方向に沿って所定幅を有す
るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
ポリシリコン膜をマスクとして前記半導体基板内に基板
とは逆導電型の不純物拡散領域を形成してセルトランジ
スタのソース領域およびドレイン領域を形成する工程
と、 前記ストライプ状にパターニングされた第１のポリシリ
コン膜相互間の基板上に前記第１のポリシリコン膜とほ
ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜をセルアレイの行方向に沿っ
て所定幅を有するストライプ状にパターニングする工程
と、 この行方向にストライプ状にパターニングされた第１の
ポリシリコン膜をマスクとして前記半導体基板内に素子
分離領域を形成する工程と、 この素子分離領域上の第１のポリシリコン膜相互間の基
板上に前記第１のポリシリコン膜とほぼ同じ厚さの第２
の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜のソース領域側付近またはド
レイン領域側付近の一端部をエッチングし、前記ソース
領域およびドレイン領域間のチャネル領域のチャネル長
より短い浮遊ゲート電極を形成すると同時に、前記チャ
ネル領域上のソース領域側付近またはドレイン領域側付
近に浮遊ゲート電極が存在しないオフセット部を形成す
る工程と、 この後に前記浮遊ゲート電極上および前記オフセット部
上を含む半導体基板上に第２のゲート絶縁膜を形成する
工程と、 この第２のゲート絶縁膜上に第２のポリシリコン膜を堆
積し、この第２のポリシリコン膜を、浮遊ゲート電極に
対してチャネル幅方向にずれて浮遊ゲート電極の上面部
の一部に対向するようにセルアレイの行方向に沿ってス
トライプ状にパターニングして制御ゲート電極を形成す
ると同時に、前記オフセット部で前記第２のゲート絶縁
膜を介して前記チャネル領域の一部に上記制御ゲート電
極が対向してなる選択トランジスタ部を形成工程と、 この制御ゲート電極を覆うように半導体基板上に高耐圧
性を有する第３の絶縁膜を形成する工程と、 この第３の絶縁膜により覆われている制御ゲート電極の
下部以外の前記第２のゲート絶縁膜の露出部を前記浮遊
ゲート電極の上面が露出するまで除去する工程と、 この露出した前記浮遊ゲート電極上にトンネル絶縁膜を
形成する工程と、 この後に半導体基板上に第３のポリシリコン膜を堆積
し、これをセルアレイの行方向に沿ってストライプ状に
パターニングして前記浮遊ゲート電極の上面部に対向す
る部分を有する消去ゲート電極を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
造方法。
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