JPH03209766A - 不揮発性メモリ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、不揮発性半導体メモリ装置に関するものであ
り、更に詳細には、浮遊ゲート盤の、電気的に消去可能
で、電気的にプログラム可能なＲＯＭ　（読みだし専用
メモリ）並びにそのような装置を製造するための方法に
関するものである。

「従来の技術」 ＫＦＲＯＭ　９るいは電気的にプログラム可能なＲＯＭ
は、浮遊ゲート構造を備えた不揮発性電界効果装置であ
る。一般的にｌＰＲＯＭ浮遊ゲートは、各々のセルのソ
ース、ドレイン、および制御ゲートへ適当な電圧を印加
し、ソース・ドレイン経路を介して大電流を流し、ホッ
ト電子による浮遊？−）の充電によってゾログラムされ
る。ＫＦＲＯＭ型の装置は一般的に、紫外光によって消
去を行うので、半導体チップ上に石英の窓を有する装置
パッケージを必要とする。この裂のパッケージはＤＲＡ
Ｍ　（ダイナミック・ランダム・アクセス・メモリ）の
ような他のメモリ装置に通常用いられる樹脂製のパッケ
ージと較べて、一般的により高価である。この理由で、
ｌＰＲＯＭは樹脂製のパッケージ装置と較べて高価であ
る。この型のＩ！ｉＰＲＯＭ装置およびその製造方法は
、例えは、米国特許第３，９８４，８２２号、第４，１
４２．９２６号、第４．２５８，４６６号、第４．３７
６．９４７号、第４．３２６，３３１号、第４．３１３
．３６２号１第４，３１３．３６２号、第４．３７３．
２４８号、第４．７５０．０２４号に述べられている。

ＸＥＦＲＯＭあるいは電気的に消去可能で、電気的にプ
ログラム可能なＲＯＭは、各種のプロセスによって製造
されており、通常は標準的なｌＰＲＯＭよりもずっと大
きいセル寸法を必要とする。その構造と製造プロセスは
通常、よル複雑でおる。ＩＩｉｌｅＦＲＯＭ配列はパッ
ケージ費用を減少させることができる不透明な樹脂パッ
ケージ中に搭載することができる。

それにも拘らず、ＫＥＦＲＯＭはビット当た９にすると
、ｌＰＲＯＭに較べてよシ大きいセル寸法とよシ複雑な
製造プロセスのためによシ高価である。

ＥＩ’ＲＯＭと較べて！！ＪｉＦＲＯＭ配列は、プログ
ラミング、読みだし、消去の目的のためにビットライン
へ印加される電圧はよシ広い範囲のものを必要とする。

ビットラインは、ゾログラムされ、読み出され、消去さ
れるセル以外の、配列中の数多くのセルヘクながってい
るので、よ）広り範囲の電圧が印加されることで１個ま
たは複数個の目的外のセルが不本意にプログラムされ、
消去される可能性が増大する。問題は特に、米国特許第
４．２８１．３９７号に示されたようないわゆる「仮想
的アース（’／ｉｒｔｕａｌ−ｇｒｏｕｎｄ）　Ｊ配列
に存在する。

フラッシュｌｌＰＲＯＭは、セルが個別的に消去されな
いために標準的なＸＥＰＲＯＭと較べてセル寸法がよシ
小さいという特長を有している。その代わ〕、セル配列
はバルク的に消去される。

現在使用できるフラッシュ■Ｉ’ＲＯＭは、一つはプロ
グラミングと消去のため、もう一つは読み出しのための
、少なくとも二つの外部電圧源を必要とする。典型的に
は、１２ボルトの電源がプログラミングと消去のために
用いられ、５ボルトの電源が読み出し動作の間に用いら
れる。しかし、プログラミング、消去、゛および読み出
しのすべての動作に対して単一の比較的低電圧の電源を
用いることが望ましい。例えば、もし配列のメモリセル
が比較的少ない電流を引き出してプログラムおよび消去
されるように設計されていれば、チップ上の電荷ポンプ
技術を用いて５ボルトからよシ高い電圧を発生させるこ
とができる。一般的に、プログラミングと消去にファウ
ラー・ノルド／Ｓイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ　）のトンネリングを利用するように設計されたセル
はホット電子を用いる場合に必要な電流と較べて比較的
よシ少ない電流を要求する。

米国特許出願第０７／２１９，５２８号、第０７／２１
９，５２９号、第０７／２１９，５３０号、第０７／３
６０．５５８号に述べられた■ＦＲＯＭは縮小された寸
法と製造の容易さを持つ、セルの非常に優れた構造と製
造方法を与えるものであり、その結果、そのチップに対
して一つの比較的低電圧の（たぶん＋５ボルト）外部電
源だけを要求する装置が得られる。これらの発明の装置
は消去とプログラミングのためにファウラー・ノルドハ
イムのトンネリング電流を利用している。しかし、これ
らの発明の装置はビットライン間にＬＯＯＯＥＩ分離を
必要とする。ｒ、＋ｏｏｏｓ分離はこのため、集積回路
基板上に貴重な付加的空間を必要とする。

メモリ配列のビットライン間に、空間を消費す装するこ
とのできるメモリセル構造に対する需要が存在する。

「発明の要約」 本発明の一つの実施例に従えは、１トランジスタ構造ま
たは１個半トランジスタ（分割ゲート）構造のいずれか
を用いて、不揮発性メモリ配列またはＫＲＦＲＯＭ配列
を構成することができる。分割ゲート構造は制御Ｐ−）
の一部および浮遊ゲートの一部をチャネル領域の上に配
置させることを必要とする。各々のメモリセルの浮遊ゲ
ートはチャネル領域から離れたソース上に位置する小さ
な自己整合されたトンネル窓を有することができる、あ
るいはトンネルはチャネル領域の近くにおるソースの上
に位置することができる。ｌＩｆｔＦＲＯＭ装置はコン
タクトのないセル配置を有し、製造の容易さを促進し、
セル寸法を減少させる。装置は比較的厚いシリコン酸化
物下に埋め込まれたビットライン（ソース／ドレイン領
域）を有し、制御ゲート電圧の浮遊ゲートへの望ましい
結合を許容している。プログラミングと消去はトンネル
窓領域を用いて実行され、それによってプログラミング
と消去のために電荷ポンプ電源から引き出される比較的
少ない電流を利用することを許容する。トンネル窓は誘
電体を有し、それはソース／ドレイン酸化物またはｃ−
ト絶縁体のいずれかよシも薄いものであって、ファウラ
ーφノルドハイムのトンネリングを許容する。浮遊ゲー
トはビットラインを埋め込む比較的厚いシリコン酸化物
領域の上に広がっておυ、その結果書き込みおよび消去
動作の間に制御？−）電圧を浮遊ｒ−トヘ結合させるの
に望ましい容量比が得られる。この構造は仮想的アース
の回路配置よりもむしろ、そのためのドレインおよびア
ースラインを使用しておシ、また隣接するセルのビット
ライン間にトレンチ分離を使用している。

一つの実施例において、本発明の構造もまた、電気的に
プログラム可能な読み出し専用メモリ（Ｉｌ：ＦＲＯＭ
）をプログラムするために用いられる典型的な方法であ
る、ホット電子注入によるプログラミングを使用してい
るも 「実施例」 本発明の、新規な特長と考えられる特性については特許
請求の範囲に述べた。本発明それ自体については、その
利点と目的と共に、以下の図面を参照した特定の実施例
についての詳細な説明から最も良く理解されるであろう
。

第１図を参照すると、本発明に従った、メモリチップの
集積された一部分であるメモリセルの配列が示されてい
る。各々のセルは、ソース１１、ドレイン１２、浮遊ゲ
ート層１３、制御ｒ−ト１４を有する浮遊ゲートトラン
ジスタ１０である。

セル行のゲート１４はそれぞれ行ライン１５へつながれ
、行ライン１５の各々は行復号器１６へつながれている
。セル列中のソース電極１１の各々はソース列ライン１
７へつながれ、ソース列ライン１７の各々はソース列復
号器１８へつながれている。セル列中の各ドレイン電極
１２はドレイン列ライン１９へつながれ、ドレイン列ラ
イン１９の各々はドレイン列復号器２０ヘクなかれてい
る。

書き込みまたはプログラミングモードにおいて、ソース
列復号器１８はライン２１ａ上のソース列番地信号に応
答して、低電圧（ｖ８８またはアース電圧）を選ばれた
ソース列１７へ供給し、またよシ高い電圧Ｖｐ（Ｖａｓ
よシ約＋７ｖ高い電圧）を選ばれなかったソース列ライ
ン１７へ供給するように働く。ドレイン列ライン１Ｓは
浮遊した状態に置かれる。行復号器１６はライン２１ｒ
上の行番地信号に応答して、選ばれた行ライン１５へ高
電圧Ｖｐｐ　（約＋１６ｖ）を供給し、また選ばれなか
った行ライン１５へより低い電圧Ｔｃ１ｗ　（約＋７ｖ
）を供給するように働く。本発明のセルもまた浮遊ゲー
トのドレイン側でのチャネルホット電子プログラミング
を用いてプログラムされる。

消去モードにおいて、ソース列復号器１８はすべてのソ
ース列１７へ正の電圧ｖｅ　（約＋５ｖ）を供給するよ
うに働く。Ｙレイン列復号器２０はすべてのドレイン列
ライン１９を浮遊状態に置くように働く。行復号器１６
はすべての行ライン１５へ高い負の電圧Ｗｅｅ　（約−
１１ｖ）を供給するように働く。

読み出しモードにおいて、ドレイン列復号器２０はライ
ン２１（Ｌ上のドレイン列番地信号に応答して、選ばれ
たドレイン列１９へ正の電圧Ｔｒｉ（約＋１．５ｖ）を
供給するように働く。ソース列復号器１８はすべてのソ
ース列１７をアース（またはｖ８Ｂ）へつなぐように働
く。行復号器１６はライン２１ｒ上の行番地信号に応答
して、選ばれた行ライン１５へ正の電圧Ｖａｅ　（約＋
３１を供給し、また選ばれなかりた行ライン１５へ低電
圧（アースまたはＷａｓ　）を供給するように働く。

次に第２図と第３ａ図から第３ｅ図を参照すると、シリ
コン基板２２等の半導体基板の表面に形成された、電気
的に消去可能で、電気的にプログラム可能なメモリセル
１０が示されている。これらの図面には基板２２のほん
の一部だけが示されているが、これらのセル１０は非常
に多数のそのようなセル１０からなる配列の一部である
。複数の制御ゲート１４／行ライン１５が、基板２２の
表面Ｋａりて広がる第２レベルの多結晶シリコン細線に
よって形成されている。制御ゲート１４は中間レベルの
絶縁体層２３によって浮遊ゲート層１３から分離されて
いる。ソース列ラインまたはビットライン１７が、表面
の第１および第２の厚い熱酸化物領域２４＆および２４
ｂの下に形成される。ドレイン列ラインまたはビットラ
イン１９が、表面の第３の厚い熱酸化物領域２４０の下
に形成される。Ｐレイン列ライン１９はソース領域ライ
ン１７から間隔を置いて、それに平行に配置されている
。これらの埋め込みビットライン１７゜１９は各々のセ
ル１０に対するソース領域１１とドレイン領域１２を含
んでいる。各セル１０に対する浮遊ゲート層１３が、間
隔を置いたソース領域１１とドレイン領域１２の間のチ
ャネル領域を横切って延び、付随するビットライン１７
．１９上に延びる第ルベルの多結晶シリコン層によって
形成される。酸化物層等のゲート絶縁体２５がチャネル
領域上に形成される。セル１０に対する浮遊ゲート層１
３の二つの「水平」方向または行方向の端部は行ライン
１５の端部と揃えられる。

説明のために第２図では、端部はすこし揃っていないよ
うに描いである。

プログラミングおよび消去のためのトンネル領域２６は
、各セルに隣接する第１と第２の熱酸化物領域２４ａと
２４１）の間のビットライン１７の上に形成される。ト
ンネル窓２６におけるトンネル絶縁体は、チャネルにお
ける約３５０ムの酸化物誘電体層２５に較べてよシ薄い
約１００ムの酸化物層である。この構造を用いることに
よって、プログラミングと消去を比教的低い外部供給電
圧で行うことができる。浮遊ゲート層１３とソース１１
または基板２２との間の容量に較べて、層１４と層１３
の間の容量は、浮遊ゲート層１３が厚い熱酸化物領域２
４ａ、２４ｔ）、２４ｅを横切って広がっているため、
よプ望ましいものとなっている。従って、制御ｒ−ト１
４とノース１１の間に印加されたプログラミング／消去
電圧のよシ大きい部分が浮遊ゲート層１３とソース１１
の間に現れる。セル１０は、セル１０それ自体の近くに
ソース／ドレインのコンタクトが必要でないことから「
コンタクトフリー」と呼ばれる。

セル１０の隣接する列のビットライン１７．１９は、ビ
ットライン１７．１９の下の基板２２中へ延びるトレン
チ２７によって、互いに電気的に分離されている。隣接
する行中のセル１０のチャネルは、基板２２中へ延びる
トレンチまたは溝２８によって、電気的に分離されてい
る。別のやシ方として、隣接するセル１０のチャネルを
、＃１２８が位置する場所にあって、Ｐ型不純物を注入
された領域の上に形成されるＬＯＯＯ８の厚いフィール
ド酸化物領域によって電気的に分離することもできる。

トレンチ２７および溝２８には酸化物を充填することが
できる。

セル１０の配列は「仮想的アース回路」盤のものではな
いことに注意されたい。すなわち、セル１０の列中のソ
ース１１に対して、またセル１０の列中のドレイン１２
に対して、分離ビットライン１７．１９がある。

第１図、第２図、第３ａ図から第３ｅ図の装置を製造す
る方法について、第４ａ図から第４ｆ図を参照して説明
する。元の材料はＦＷシリコンのウェハであって、基板
２２はそれの非常に小さな（６インチ）であシ、他方第
２図に示され九部分は＃１んの数ミクロンの幅の部分で
ある。配列の周辺にトランジスタを作成するのに複数の
プロセス工程を施すことになる。それらについてここで
説明する。例えば、メモリ装置は、周辺トランジスタを
作成するための先行のプロセスの一部として、基板２２
中に形成されたＮウェル（ｖｅｘｘ）とＰウェルを有す
る相補型の電界効果トランジスタでよい。

第４ａ図を参照すると、本発明のセル配列に関する最初
の工程はチャネル領域およびトンネル領域２６、ソース
１１、ドレイン１２、ビットライン１Ｔの一部、ビット
ライン１９の一部となるはずの領域上にフォトレジスト
をバターニングして、厚い酸化物領域２４ａを形成すべ
き第１のライン領域を露出させることである。ビットラ
イン１７の一部になるはずの第１のソース列ラインを作
成するためにまたぶん砒素イオンの１３５ｋＱＶで約６
　Ｘ　１０１５／ｃｌ？のドーズのＮ型注入が行われる
。

次に、約８００−９００°０の蒸気に曝すことによつて
、約２５００ムから３５００ムの厚さに熱酸化物領域２
４ａの成長が行われる。との第１の熱酸化物領域２４＆
は、鋭い遷移の代わシに［バーズビーク（ｂｉｒｄ’　
ａ　ｂｅａｋ）　Ｊを有している。熱酸化物領域２４＆
間の注入されなかった領域は蒸気に曝している間に、砒
素を注入される領域の速度に較べてずつと遅い速度で成
長する酸化物層３０によって覆われる。

次に第４ｂ図によれば、第１の酸化物領域２４Ｌの間の
第２と第３のライン領域中へ、再びフォトレジストを注
入マスクとして、砒素のようなＮｌｔ注入が１３５ｋｅ
ｙ、約６　Ｘ　１０”　／　ａｍ”のドーズで行われ、
ドレイン領域１２を含むドレイン列ライン１９となるは
ずの領域と、ソース領域１１を含んでビットライン１７
の残シの部分また拡第２のソース列ラインとなるはずの
領域とをｒ−デする。

第４Ｃ図に示されたように、表面上のＮ十埋め込みビッ
トライン１７．１９上に約２５００ムないし３５００ム
の厚さに、第２と第３の熱酸化物領域２４ｂ、２４０の
成長が行われ、その間にチャネル領域上Ｋ（高濃度にド
ープされたシリコン領域と低濃度にドーズされたシリコ
ン領域とが同時に酸化雰囲気に曝された場合に発生する
酸化速度の違いによって）約３００−４００ムの熱酸化
物層２５が成長し、また同時にドレイン領域１２を含ん
だビットライン１９と、ソース領域１１を含んだビット
ライン１Ｔの残シの領域とが形成される。この酸化は約
８００ないし９００℃の蒸気中で行われる。バーズビー
クが形成された遷移領域３２において、第１の熱酸化物
領域２４ａの端部が砒素注入をマスクし、濃度を低くし
、従ってその領域での酢化物成長速度は熱酸化物２４ａ
または熱酸化物２４ｂのそれよりも小さくなる。

第４ａ図を参照すると、第１の熱酸化物領域２４ａと第
２の熱酸化物領域２４ｂとの間の遷移領域３２中へ窓２
６が開けられている。これはフォトレジストをマスクと
して、遷移領域３２を通してはだかのシリコンまでエツ
チングを行い、その後トンネル窓２６のためのよシ薄い
酸化物を再成長させることによって行われる。トンネル
窓２６の酸化中に、ゲート酸化物２５が約４００−４５
０ムの厚さに成長する。付加的に、トンネル窓２６の酸
化の前または後に、トンネル窓２６中へ（例えばリンま
たは砒素の）自己整合Ｎ臘注入を行っても良い。窓２６
へのＮ型注入の間のマスクはフォトレジストを使用すべ
きである。

遷移領域３２０表面が曲面となっているため、トンネル
窓２６０幅は遷移領域３２を通してのエツチングの時間
を変えることによって制御できる。

第４ｄ図に示されたように、次にシリコンウェハの表面
上にＮ＋にドープされた第１の多結晶シリコン層１３が
取り付けられる。第ルベルの多結晶シリコン層１３はフ
ォトレジスト３３を用いて定義される。

次に第４０図を参照すると、フォトレジスト層３３ｔ−
マスクとして、多結晶シリコン層１３、第１および第３
の熱酸化物領域２４ａ、２４ｃ、ビットライン１７、ｌ
５ｖｉ−通して基板２２中ヘトレンチ２７がエッチされ
る。フォトレジストを除去する前にトレンチ領域２１中
へホウ素の注入を行うこともできる。従来の方法でトレ
ンチ２７中に酸化物を充填することができるが、それに
よシ装置の表面全体にも酸化物が堆積することになる。

次に酸化物に方向性エッチを施し、表面から酸化物金除
去してかつトレンチ２７ｔ−充填している酸化物は残し
、また表面＋１平坦にする。

次に第４ｆ図によれは、浮遊ゲート層１３を制御ゲート
１４から絶縁するために、酸化物被覆おるいは讃化物−
窒化物−酸化物が取り付けられる。

第２の多結晶シリコン層１４が堆積せられ、Ｎ＋にドー
プされ、フォトレジスト’ｔ−用いてパターン加工され
て制御ゲート１４／行ライン１５が形成される。制御ｒ
−１１４／行ライン１５が定義されるのと同時に第ルベ
ルの多結晶シリコンの端部がエッチされ、それによって
浮遊ゲート層１３の細長い行方向の端部が制御１ゲート
１４の端部と自己整合される。これらの図面は正しい縮
尺と杜なっておらず、特に第１と第２の多結晶シリコン
層の厚さは一般に酸化物層２５と２６の厚さよりもずっ
と厚いことに注意されたい。この時点で、第２図、第３
ｂ図、第３ｄ図に示された溝２８が形成される。溝２８
もまた、上に述べたように、トレンチ２７′ｔ−充填す
るのに用いられたのと同様な酸化物によって充填される
。

図面に示された構造が定義された後に、第１と第２の多
結晶シリコン層の露出した端部が酸化物等の絶縁性被優
によって覆われ、それによって信頼性が向上する。この
構造の上表面は絶縁性の材料の保獲用上蓋で覆われ、コ
ンタクト用の穴がエッチされ、従来の手続きに従って金
属導体が形成される。

次に第５ａＱから第５ｅ１．ｌｋ参照すると、第１図と
第２図のメモリ配列を構築する別の方法が示されている
。チャネル領域とトンネル領域２６、ソース１１、ビッ
トラインの一部１７になるはずの領域上にフォトレジス
ト層が形成され、第１の熱酸化物領域２４＆と第３の熱
酸化物領域２４ｃが形成される社ずの領域に、注入上行
うための第１と第３のライン領域を露出させるｅ　１５
５　ｋｅＶで約６８　Ｉ　Ｑ”　／　ｃｍ”のドーズの
砒素注入が行われてビットライン１９と第１のソース列
ラインま九はビットライン１７の一部が作成される。フ
ォトレジストが除去された後に、約８００ないし９００
℃の蒸気に曝すことによって、第１の熱酸化物領域２４
ａと第３の熱酸化物領域２４ｃが厚さ約２５０ＯＡない
し３５００Ａに成長する。第５ａ図に示されたように、
この熱酸化物領域２４ａと２４０は鋭い遷移の代わシに
「バーズビーク」を有している。熱酸化物領域２４Ｃの
下にドレイン領域１２を含むドレイン列ライン１日が形
成される。熱酸化物領域２４ａと２４ｃとの間の注入さ
れていない領域は、蒸気に曝される間に、砒素を注入さ
れた領域の速度よシもずっと遅い速度で成長する酸化物
の層３０によって覆われる。

次に第５ｂ図を参照すると、第２のライン領域中に、１
３５　ｋｅＶで約６×１０１５／ｃＩＬ２のドーズの砒
素注入が行われ、遷移領域３２およびソース領域１１を
含む、第２０列ラインあるいはビットライン１７の残シ
の部分が形成される。

第５Ｃ図から第５ｅ図に示された手順を説明する工程は
第４ｄｌ／から第４ｆ図全説明するために用いられた工
程と同様であるので、ここに繰）返すことはしない。

第３ａ図から第３ｅ図は、本発明のメモリ配列の分割ゲ
ート実施例全製造するための方法を示す。

第３ａ図の構造を形成するための手順は第５ａ図に関し
て既に述べたのと同じでらるので、ここに繰シ返さない
。

第３ｂ図に戻ると、ビットライン１７．１９を通して延
びるトレンチ２Ｔが熱酸化物領域２４ａ１２４０中に形
成される。第４ｅ図に関して既に述べたように、トレン
チ２７には酸化物が充填され、表面は平坦にされる。

第３ｃ図七参照すると、第２のライン領域中へ１３５　
ｋｅＶで約６　Ｘ　１０１５／ＣＩＬ”　０　）’−、
＋ｅＯｉｌｔ素の注入が７オトレジス）１−注入マスク
として行われ遷移領域３２とソース領域１１を含む、第
２のソース列ラインまたはビットライン１７の残シの領
域が形成される。

第３ｄ図に示されたように、第４ｄ図に関して既に述べ
たように、各々の遷移領域３２中の酸化物中へ窓２６が
開けられる。ウエノ・の表面上にＮ＋にドープされた、
第１の多結晶シリコン層１３が取り付けられる。第１の
多結晶シリコン層１３の上に中間レベルの絶縁体層２３
が形成される。

層２３と１３がエッチされて細線１３が形成さ肱各々の
細線１３の一つの端部が各ソース１１とドレイン１２と
の間のチャネル領域の上に位置するように作られる。細
線１３は、後に述べる積層工ツチの後、浮遊ゲート１３
となる。従来の方法を用いてＩｖｌＪｌｌｒ−ト細Ｉ！
１３の露出された各々の端部上に側壁酸化物蓋が形成さ
れる。

次に、第３８図全参照すると、Ｎ＋にドープされた、第
２の多結晶シリコン層１４が取り付けられ、フォトレジ
ストヲ用いてパターン加工されて、第４ｆ図に関して述
べたように、制御ゲート１４／行ライン１５が形成され
る。第４ｆ図に関して述べたように、この時点で溝分離
領域２８が形成される。

もし溝分離領域２８のために接合分離を用いるのであれ
は、制御ゲート１４／行２イン１５と浮遊ゲート層１３
の、積層された多結晶シリコン１層と多結晶シリコン２
層とをチャネルストップ注入のマスクとして、自己整合
イオン注入工程が施される。この目的のために、約７０
　ｋｅＶで約１０１２／ｃＩＬ２のドーズのホウ素が注
入される。アニーリングと酸化の後、この注入によって
セル１０間の電気的分離を改善するＰ＋チャネルストッ
プ領域が形成されることになる。同様な注入をトンネル
分離領域２７へ用いることもできる。

多くの従来技術の配列においてビットライン間の分離に
用いられているＬＯＣＯ８フィールド酸化物を用いてい
ないことから、本発明の配列ではメモリセルの密度全増
大させることが可能になる。

本発明は特定の実施例について説明してきた力ζこの説
明は本発明を限定するものではない。ここに示した実施
例に対して、また本発明の別の実施例に対しても、６糧
の修正が可能であることは当業者にとって明かでおろう
。従って、特許請求の範囲は本発明の範囲に含まれるす
べての実施例や修正を包含すると理解されるべきである
。

以上の説明に関して更に以下の項を開示する。

（１）不揮発性メモリ配列であって、 半導体基板の表面に形成されたソース列ライン金種う第
１と第２の熱酸化物領域であって、前記ソース列ライン
が前記基板の下層材料の伝導型とは逆の伝導型にドープ
された領域であシ、前記ソース列ラインが個々のメモリ
セルのソースを含んでいる、第１と第２の熱酸化物領域
、 半導体基板の前記表面に、前記ソース列ラインから間隔
金倉いてそれと平行に形成されたドレイン列ラインを覆
う第３の熱酸化物領域であって、前記ドレイン列ライン
が前記基板の下層材料の伝導型とは逆の伝導型にドープ
された領域であり、前記ドレイン列ラインが前記個々の
メモリセルのドレインを含んでいる、第３の熱酸化物領
域、を含み、 前記個々のメモリセルの各々の前記ソースと前記ドレイ
ンの各々が、前記表面上で、チャネル領域によって互い
に空間を置いて配置されており、前記メモリセルの各々
が、前記チャネル領域の少なくとも一部、を覆い、少な
くとも前記第１と第２の熱酸化物領域の上に延びる浮遊
ゲート層を有し、前記浮遊ゲートがｒ−ト絶縁体によっ
て前記チャネル領域から分離されており、 前記メモリセルの各々が、前記表面に沿って前記浮遊ゲ
ート層上に延びる制御ゲート’を有しており、前記制御
ゲートが絶縁体層によって前記浮遊ｒ−ト層から分離さ
れており、 セルの列が、第１の隣接するセルの列から、前記第１の
熱酸化物領域を通り、前記ソース列領域を通って延びる
トレンチによって分離されてお広セルの前記列がセルの
第２の隣接列から、前記第３の熱酸化物領域を通う、前
記ドレイン列領域全通って延びるトレンチによって分離
されてお９、前記セルの各々が、前記第１の熱酸化物領
域と前記第２の熱酸化物領域との間のトンネル領域を有
するようになった、 不揮発性配列。

（２）第（１）項の配列であって、行中のセルのチャネ
ル領域が、隣接行のセルのチャネル領域から、前記浮遊
ゲートを通って前記半導体基板の表面中へ延びる溝によ
って分離されている、不揮発性配列。

（３）　　第（１）項の配列であって、行中のセルのチ
ャネル領域が、隣接行のセルのチャネル領域から、前記
浮遊テート層を通って前記半導体基板の表面中へ延びる
溝によって分離されており、前記溝の底が前記半導体基
板の前記表面の伝導型と同じ伝導型の不純物音ドープさ
れた領域を含んでいる、不揮発性配列。

（４；　　第（１）項の配列であって、行中のセルのチ
ャネル領域が、隣接行のセルのチャネル領域から、前記
半導体基板の前記表面中に形成されたＬＯＣＯ８フィー
ルド酸化物領域によって分離されている、不揮発性配列
。

（５）第＋１）項の配列であって、前記半導体基板がシ
リコンでアシ、前記ソース領域とドレイン領域がＮ十型
である、不揮発性配列。

（６）第（１１項の配列であって、前記浮遊ゲート層と
前記制御ゲートがドープされた多結晶シリコン層である
、不揮発性配列。

（７）第（１）項の配列でろって、前記熱酸化物領域が
前記ｙ−ト絶縁体よシも厚くなっている、不揮発性配列
。

（８）第（１）項の配列であって、前記制御ゲートが、
前記表面に沿って前記ソース列ラインと前記ドレイン列
ラインに直交して延びる細長い行ラインの一部である、
不揮発性配列。

（９）第（１）項の配列であって、前記制御？−）の端
部が前記浮遊Ｐ−）層の端部と揃っている、不揮発性配
列。

ａｌ　　第（１）項の配列であって、各々のセルの近辺
で、前記ソースまたはドレインとその上を覆う導体層と
の間にコンタクトの形成が行われない、不揮発性配列。

ａｌ　第（１１項の配列であり゛て、前記トンネル領域
の幅が酸化物エッチによって調節できるようになった、
不揮発性配列。

０　第（１）項の配列であって、前記トンネル領域が自
己整合されている、不揮発性配列。

０　第（１）項の配列であって、前記トレンチの底表面
が、前記半導体基板の前記表面の伝導型と同じ伝導型の
不純物全ドープされた領域を含む、不揮発性配列。

α４　第ｆｉ１項の配列であって、前記トレンチの少な
くとも一つが酸化物材料で充填されている、不揮発性配
列。

ａ９　　半導体基板の表面に列ラインを含み、前記表面
に行ラインを含む、不揮発性メモリ配列を製造する九め
の方法でおって、 前記半導体基板の前記表面上に第１のライン領域を露出
するように、フォトレジスト層上形成すること、 前記半導体基板の伝導型と逆の伝導型の不純物を前記表
面へ選択的に注入して、前記表面上の前記第１のライン
領域中に第１のソース列ラインを作成すること、 前記第１のソース列ライン上に第１の熱酸化物領域を成
長させること、 前記表面上に７オトレジスト層をパターン加工して、前
記第１のライン領域に隣接する第２の２イン領域ｔｇ出
させ、また前記第２のライン領域から間隔を置いてそれ
に平行に形成された第３のライン領域を露出させること
、 前記表面中へ前記逆の伝導型の不純物を選択的に注入し
て、前記第２のライン領域中に第２のソース列ラインを
作成し、また前記表面上の前記第３のライン領域中にド
レイン列ラインを作成すること、 前記第２のソース列ラインと前記ドレイン列ラインの上
に第２と第３の熱酸化物領域を成長させること、 前記表面上の前記第２のソース列ラインと前記ドレイン
列ラインとの間の領域上に、前記第２と第３０熱酸化物
領域の厚さよりも薄い第１の淳さにｒ−ト酸化物被覆を
成長させること、前記第１と第２の熱酸化物領域の間に
窓を開けて、前記窓中に前記第１の厚さよりも薄い第２
の厚さにゲート酸化物を再成長させ、それによってトン
ネル窓を作成すること、 前記表面上に第１の導電性層を取り付け、前記第１の導
電性層をパターン加工して、前記第２のソース列ライン
と前記ドレイン列ラインとの間のチャネル領域上に浮遊
ゲートｉ残し、前記導電性層が前記第１、第２、第３の
熱酸化物領域と、］！なプを持つようにすること、 前記第１の導電性層、前記第１の熱酸化物領域、前記第
１のソース列ラインを通って延びるトレンチを形成し、
また前記第１の導電性層、前記第３の熱酸化物領域、前
記ドレイン列ライン食通って延びるトレンチを形成する
こと、 前記表面上に、前記第１の導電性層から絶縁され、それ
を覆うよりに第２の導電性層を取り付けること、 前記第２の導電性層と前記第１の導電性層をパターン加
工およびエッチし、浮遊デー）１作成し前配列ラインに
直交する行ライン全作成し、前記行ラインが前記浮遊ｒ
−ト會覆う制御ゲートを含むようにすること、 を含む、方法。

霞　第３９項の方法であって、前記第２の熱酸化物領域
と前記第３の熱酸化物領域との間の前記行ライン間に溝
を形成して、前記溝が前記第１の導電性層と前記ゲート
酸化物を通って延びるようにする、方法。

（１７）第一項の方法であって、前記第２の酸化物領域
と前記第３の熱酸化物領域との間の前記行ライン間に溝
會形成して、前記溝が前記第１の導電性層と前記ｒ−ト
酸化物金通って延びており、また前記溝の底の領域が前
記半導体基板の伝導型と同じ伝導型の不純物ｔドープさ
れるようにする、方法。

αＳ　第一項の方法であって、前記半導体基板中の前記
第２の熱酸化物領域と前記第３の熱酸化物領域との間の
前記行ライン間にＬＯＣＯＳフィールド酸化物領域を形
成して、前記ＬＯＣＯ８領域が前記第１のライン領域を
露出させる前記フォトレジスト層の形成に先だって形成
されるようにする、方法。

α９　第（ｌ！９項の方法であって、前記半導体基板が
Ｐ灘シリコンであシ、前記逆の伝導型の不純物がＮ型で
ある、方法。

（２）第（５項の方法であって、前記第１と第２の導電
性層がドープされた多結晶シリコンである、方法。

Ｃυ　第（１９項の方法であって、前記逆の伝導型の不
純物が、前記窓中の前記ゲート酸化物の再成長の後に、
前記トンネル窓中へ注入されようにする、方法。

−半導体基板の表面中に列ライン金倉−み、前記表面中
に行ラインを含む不揮発性のメモリ配列を製造するため
の方法であって、 フォトレジスト層を形成して、前記半導体基板の前記表
面上に第１のライン領域と第３のライン領域を露出させ
、前記第３のライン領域が前記第１のライン領域から間
隔を置いてそれに平行に形成されるようにすること、 前記半導体基板の伝導型と逆の伝導型の不純物を前記表
面中へ選択的に注入して、前記表面上の前記第１のライ
ン領域中に第１のソース列ラインを作成し、また前記半
導体基板の前記表面上の前記第３のライン領域中にドレ
イン列ラインを作成すること、 前記第１のソース列ライン上に第１の熱酸化物領域全成
長させ、また前記ドレイン列ライン上に第３の熱酸化物
領域を成長させること、前記表面上に７オトレジスト層
全パターン加工して、前記第１のライン領域に隣接する
第２のライン領域を露出させること、 前記表面中へ前記逆の伝導型の不純物ｆ、、Ｓ択的に注
入して、前記第２の２イン領域中に第２のソース列ライ
ンを作成すること、 前記第２のソース列ライン上に第２の熱酸化物領域全成
長させること、 前記表面上の、前記第２のソース列ラインと前記ドレイ
ン列ラインとの間の領域上に、前記第２の酸化物領域の
厚さよりも薄い第１の厚さに、ゲート酸化物被覆全成長
させること、 前記第１と第２の熱酸化物領域の間に窓領域を開口させ
、前記窓中にゲート酸化物音、前記第１の厚さよりも薄
い第２の厚さに再成長させ、それによってトンネル窓會
作成すること、 前記表面上に第１の導電性層と中間レベルの絶縁層を堰
シ付け、前記第１の導電性層と前記中間レベルの絶縁層
をパターン加工して、前記第２のソース列ラインと前記
ドレイン列ラインとの間の各チャネル領域の少なくとも
一部の上に浮遊ゲート層を残し、前記浮遊ゲート層が少
なくとも前記第１と第２の熱酸化物領域と重な、ｂｔ−
持つように形成すること、 前記第１の熱酸化物領域と前記第１のソース列ライン全
通って延びるトレンチを形成し、また前記第３の熱酸化
物領域と前記ドレイン列ラインを通って延びるトレンチ
を形成すること、前記表面上に、前記第１の導電性層か
ら絶縁されてそれ金覆うよりに第２の導電性層を取多付
けること、 前記第２の導電性層と前記第１の導電性層會パターン加
工およびエッチして浮遊ゲートを形成しまた前記列ライ
ンに直交する行ラインを形成して、前記行ラインが前記
浮遊ゲート’を覆う制御ゲートを含むように形成するこ
と、 を含む、方法。

（ハ）第四項の方法であって、前記第２の熱酸化物領域
と前記第３の熱酸化物領域との間の前記行ライン間に溝
を形成して、前記溝が前記第１の導電性層と前記ゲート
酸化物とを通って延びるようにする、方法。

（２）第四項の方法であって、前記第２の熱酸化物領域
と前記第３０熱酸化物領域との間の前記行ライン間に溝
を形成して、前記溝が前記第１の導電性層と前記ゲート
酸化物を通って延びるように弘前配溝の底の領域が前記
半導体基板の伝導型と同じ伝導型の不純物をドープされ
るようにする、方法。

□□□第四項の方法でおって、前記半導体基板中の、前
記第２の熱酸化物領域と前記第３の熱酸化物領域との間
の前記行ライン間にＬＯＣＯ８フィールド酸化物領域を
形成して、前記ＬＯＣＯ８領域が前記第１のライン領域
全露出させるための前記フォトレジスト層の形成に先だ
って形成されるようにする、方法。

＠　第四項の方法であって、前記半導体基板がＰ聾シリ
コンであって、前記逆の伝導型の不純物がＮ型である、
方法。

＠　第四項の方法であって、前記第１と第２の導電性層
がドープされた多結晶シリコンである、方法。

（至）第（２３項の方法でおって、前記トンネル窓内へ
前記ゲート酸化物を再成長させた後に、前記窓中へ前記
逆の伝導型の不純物を注入するようにする、方法。

■　第四項の方法であって、前記フォトレジスト層のパ
ターン加工に先行して、前記トレンチを形成し、次に酸
化物音充填するようにする、方法。

（至）電気的に消去可能で、電気的にプログラム可能な
ＲＯＭあるいｉ　ＥＥＰＲＯＭが、分割デー）１−備え
るか若しくは備えていない浮遊ゲートトランジスタ１０
を用いて構築される。浮遊ゲートトランジスタ１０ｉｔ
、コンタクトフリーセル配置で、製造およびセル寸法の
縮小全容易にするように、自己整合されたトンネル窓２
６または極微小な寸法精度で位置決めされたトンネル窓
２６ｔ−ソース１１のチャネルおよびドレイン１２と反
対の側に配置された形に形成される。このセルにおいて
、ビットライン１７．１９は比較的厚いシリコン酸化物
２４ａ、２４ｂ、２４ｃの下に埋め込まれ、浮遊ゲート
１３はこの厚いシリコン酸化物の上に広がっている。プ
ログラミングと消去は、トンネル窓内の酸化物中を電子
音トンネル窓内させることによって行われる。トンネル
窓は、７アクラー・ノルドハイムトンネリングを許容す
るために、浮遊ゲートの下の酸化物の残りの部分よシも
薄い誘電体を含んでいる。個々のメモリセルの間を電気
的に分離して、セル密度を増大させるように、トレンチ
と溝２７．２８が使用される。

【図面の簡単な説明】

第１図は、本発明の装置の回路を、部分的にブロック図
で示した、模式図である。 第２図鉱、本発明の一つの実施例に従うメモリセルを有
する半導体チップの一部分の平面図である。 第３ａＥから第３ｅ図までは、第２図のラインａ−ａ、
ｂ−ｂ、ｃ−ｃ、ｃｌ−ｄ、ｅ−ｅに沿ってとった、第
１図の半導体装置の断面図である。 第４ａ図から第４ｆ図までは、第２図に示したラインａ
−ａに沿ってとった、第１因の半導体装置の断面図であ
って、それの製造工程を順に示している。 第５ａ図から第５ｅ図までは、第２図に示したラインａ
−ａに沿ってとった、第１図の半導体装置の別の実施例
の断面図であって、それの製造工程を順に示している。 第３ａ図から第３ｅ図までは、本発明の半導体装置の分
割ゲート例の断面図であって、それの製造工程を示して
いる。 「参照符号」 １０・・・・・・浮遊ゲートトランジスタ１１・・・・
・・ソース １２・・・・・・ドレイン １３・・・・・・浮遊ゲート層 １４・・・・・・制御ゲート １５・・・・・・行ライン １６・・・・・・行復号器 １７・・・・・・ソース列ライン １８・・・・・・ソース列復号器 １９・・・・・・ドレイン列ライン ２０・・・・・・ドレイン列復号器 ２１・・・・・・ライン ２２・・・・・・シリコン基板 ２３・・・・・・浮遊ゲート層 ２４・・・・・・厚い酸化物層 ２５・・・・・・Ｐ−１絶縁体 ２６・・・・・・トンネル領域 ２７・・・・・・トレンチ ２Ｂ・・・・・・溝 ３０・・・・・・酸化物層 ３１・・・・・・フォトレジスト層 ３２・・・・・・遷移領域 ３３・・・・・・フォトレジスト層

Claims (2)

【特許請求の範囲】
1. （１）不揮発性メモリ配列であつて、 半導体基板の表面に形成されたソース列ラインを覆う第
   １と第２の熱酸化物領域であつて、前記ソース列ライン
   が前記基板の下層材料の伝導型とは逆の伝導型にドープ
   された領域であり、前記ソース列ラインが個々のメモリ
   セルのソースを含んでいる、第１と第２の熱酸化物領域
   、 半導体基板の前記表面に、前記ソース列ラインから間隔
   を置いてそれと平行に形成されたドレイン列ラインを覆
   う第３の熱酸化物領域であつて、前記ドレイン列ライン
   が前記基板の下層材料の伝導型とは逆の伝導型にドープ
   された領域であり、前記ドレイン列ラインが前記個々の
   メモリセルのドレインを含んでいる、第３の熱酸化物領
   域、を含み、 前記個々のメモリセルの各々の前記ソースと前記ドレイ
   ンの各々が、前記表面上で、チャネル領域によつて互い
   に空間を置いて配置されており、前記メモリセルの各々
   が、前記チャネル領域の少なくとも一部を覆い、少なく
   とも前記第１と第２の熱酸化物領域の上に延びる浮遊ゲ
   ート層を有し、前記浮遊ゲートがゲート絶縁体によつて
   前記チャネル領域から分離されており、 前記メモリセルの各々が、前記表面に沿つて前記浮遊ゲ
   ート層上に延びる制御ゲートを有しており、前記制御ゲ
   ートが絶縁体層によつて前記浮遊ゲート層から分離され
   ており、 セルの列が、第１の隣接するセルの列から、前記第１の
   熱酸化物領域を通り、前記ソース列領域を通つて延びる
   トレンチによつて分離されており、セルの前記列がセル
   の第２の隣接列から、前記第３の熱酸化物領域を通り、
   前記ドレイン列領域を通つて延びるトレンチによつて分
   離されており、前記セルの各々が、前記第１の熱酸化物
   領域と前記第２の熱酸化物領域との間のトンネル領域を
   有するようになつた、 不揮発性配列。
2. （２）半導体基板の表面に列ラインを含み、前記表面に
   行ラインを含む、不揮発性メモリ配列を製造するための
   方法であつて、 前記半導体基板の前記表面上に第１のライン領域を露出
   するように、フォトレジスト層を形成すること、 前記半導体基板の伝導型と逆の伝導型の不純物を前記表
   面へ選択的に注入して、前記表面上の前記第１のライン
   領域中に第１のソース列ラインを作成すること、 前記第１のソース列ライン上に第１の熱酸化物領域を成
   長させること、 前記表面上にフォトレジスト層をパターン加工して、前
   記第１のライン領域に隣接する第２のライン領域を露出
   させ、また前記第２のライン領域から間隔を置いてそれ
   に平行に形成された第３のライン領域を露出させること
   、 前記表面中へ前記逆の伝導型の不純物を選択的に注入し
   て、前記第２のライン領域中に第２のソース列ラインを
   作成し、また前記表面上の前記第３のライン領域中にド
   レイン列ラインを作成すること、前記第２のソース列ラ
   インと前記ドレイン列ライン上に第２と第３の熱酸化物
   領域を成長させること、 前記表面上の前記第２のソース列ラインと前記ドレイン
   列ラインとの間の領域上に、前記第２と第３の熱酸化物
   領域の厚さよりも薄い第１の厚さにゲート酸化物被覆を
   成長させること、 前記第１と第２の熱酸化物領域の間に窓を開けて、前記
   窓中に前記第１の厚さよりも薄い第２の厚さにゲート酸
   化物を再成長させ、それによつてトンネル窓を作成する
   こと、 前記表面上に第１の導電性層を取り付け、前記第１の導
   電性層をパターン加工して、前記第２のソース列ライン
   と前記ドレイン列ラインとの間のチャネル領域上に浮遊
   ゲートを残し、前記導電性層が前記第１、第２、第３の
   熱酸化物領域と重なりを持つようにすること、 前記第１の導電性層、前記第１の熱酸化物領域、前記第
   １のソース列ラインを通つて延びるトレンチを形成し、
   また前記第１の導電性層、前記第３の熱酸化物領域、前
   記ドレイン列ラインを通つて延びるトレンチを形成する
   こと、 前記表面上に、前記第１の導電性層から絶縁され、それ
   を覆うよりに第２の導電性層を取り付けること、前記第
   ２の導電性層と前記第１の導電性層をパターン加工およ
   びエッチし、浮遊ゲートを作成し、前記列ラインに直交
   する行ラインを作成し、前記行ラインが前記浮遊ゲート
   を覆う制御ゲートを含むようにすること、 を含む、方法。