JPS6231177A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置に関し、特に、浮遊ゲ
ート電極を有する不揮発性半導体記憶装置に関する。

〔従来の技術〕

浮遊ゲート型不揮発性牛導体記憶装置は、半導体基体上
にソース・ドレイ／拡散領域と、ソース・ドレイン拡散
領域間のチャネル領域上にゲート絶縁Ｒ′＠：介して、
外部から電気的に絶縁された浮遊ゲート電極と、この浮
遊ゲー）ｆｌ（極上に絶縁膜を介して制御ゲート１！極
を具備するものが一般的に使用されている。

〔発明が解決しようとする問題点〕

上述した従来の浮遊ゲート型不揮発性半導体記憶装置で
は、フィールド領域上に浮遊ゲート電極がオーバーラツ
プした構造をしている。また素子間分離を一般に選択酸
化法で行っているので、チャネル頌域中への厚い酸化膜
のくい込み（以下バーズビークという）が起こり、この
バーズビークの大きさだけ不揮発性記憶装置の実効チャ
ネル幅が減少する為、この減少分を見込んだチャネル幅
の設計が行なわれている。

このため従来の不揮発注半導体記憶装置は特にチャネル
に平行方向の小型化に適さないという欠点があった。

また、上述した浮遊ゲート型不揮発性半導体記憶装置で
は、浮遊ゲート電極と制御ゲート電極間の容量が小さく
なる為に、浮遊ゲート電位がドレイ／との容量結合で引
き上げられ、チャネルがターンオンする時のドレイン電
位（以下ＶＤＦというンが低下するという不都合がある
。

すなわち、上述構造の浮遊ゲート型メモリトランジスタ
をマトリクスに配列し、配列したメモリトランジスタの
ソースを共通に接地又は一定電位に固定し次場合、例え
は第５図に示すように、ｎチャネルメモリトランジスタ
を２×２ビツトに配列し、メモリトランジスタＴｒｌｌ
に書込を行う場合、ワードラインＷ１とティジットライ
ンＤｌに正の高電圧全印加し、ワードラインＷ２とディ
ジットラインＤｚｋ低レベルの電圧に固定すると、Ｗｌ
とＤｌとの交点で選ばれたメモリトランジスタＴｒ１１
のソースとドレイン間にのみ首込を流が流れ、トランジ
スタＴｒｌｌが布き込まれる。このときトランジスタＴ
ｒｌｌと同一のティジットラインＤ１に接続されている
非選択トランジスタＴｒ２１は、前述したように、ＶＤ
Ｐが低くなり、書込に必要な電圧より低電圧でソース・
ドレイ／間のリークが起こる。すると、第５図において
矢印で示したように、ティジットラインＤｌからメモリ
セルトランジスタＴｒｚｔ’ｔ　通り　。

グランドラインＧＬＫ達する径路でリーク電流が流れる
。このリーク電流の為、ティジットラインＤ１の電圧降
下が起こり、トランジスタＴｒ１ｘのドレインに、書込
に必要な電圧が印加されなくなり、書込が行われなくな
るという欠点がある。　　　　′本発明の目的は、上記
欠点を取り除き、浮遊ゲート電極が絶縁膜上にオーバー
ラツプせず、小型化に適した構造を有する不揮発性記憶
装置を提供することにある１、 また本発明の他の目的は、メモリトランジスタに書込み
を行った場合、非選択のメモＩＪ　）ランジスタにリー
ク電流が流れることのない不揮発性記憶装置を提供する
ことにある。

〔問題点を解決するための手段〕

本発明の不揮発性半導体記憶装置は半導体基体上に形成
されたソース・ドレイン領域と、このソース・ドレイン
領域間の半導体基体表面上に第１のゲート絶縁膜を介し
て形成された浮遊ゲート電極と、この浮遊グー＋１極上
に第２のゲート絶縁物を介して形成された制御ゲート電
極と、半導体基体表面に形成されかつ内部が絶縁物で埋
め込まれた素子分離用の東とを具備し、前記浮遊ゲート
電極がソース・ドレイ／領域端部において制御ゲート電
極と自己整合的にかつソース・ドレイン領域間のチャネ
ル領域側端部では素子分離用の溝と自己整合的に形成さ
れたメモリーセルと、このメモリーセルと同一半導体基
体上に形成され、前記メモリーセルの制御ゲート電極と
ソース領域とにそれぞれ接続されたゲート電極とソース
領域と。

足電位源に接続されたドレイン領域とからなるスイッチ
ング素子用ＭＯ８ＦＥＴとを有するものである。

〔実施例〕

次に２本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の平面図でおり、第２図及び
第３図は第１図に示す実施例のＡ−に線及びＢ−Ｂ’線
断面図である。

第１図〜第３図において、不揮発性半導体記憶装置をＷ
成するメモリーセル及びスイッチング素子用ＭＯ８Ｆ′
ＥＴはそれぞれメモリーセル領域及びスイッチング素子
領域に形成されている。

すなわち、メモリーセル２０は、Ｐ型シリコン基体１上
に形成されたソース領域１２及びドレイン領域１１と、
このソース及びドレイン領域１２゜１１間上の第１のゲ
ート酸化膜２を介して形成さｈた浮遊ゲート電極３と、
この浮遊ゲート電極３上に第２のゲート酸化膜９を介し
て形成された制御ゲート電極１０と、Ｐ型シリコン基体
１上に形成されかつ内部がシリコン酸化膜６を介してリ
ン珪酸ガラス膜７（以下ＰＳＧ膜という）で埋め込まれ
た素子分離用の溝５から′！！Ｉｌ成されており、更に
浮遊ゲート電極３は、ソース及びドレイン領域、１２．
１１の端部においては制御ゲート電極１０と自己整合的
にかつ、ソース及びドレイン領域１２゜１１間のチャネ
ル領域の端部では素子分離用の溝５と自己整合的に形成
されている。

−万スイツチング素子用ＭＯ８ＦＥＴ３０は、メモリー
セル２０と同じ半導体基体１上に形成されており、メモ
リーセル２０の制御ゲー）を極１０とソース領域１２の
延長部全それぞれゲート電極１０Ａ、ソース領域１２Ａ
とし、コンタクト１３Ａｆｔ。

介してＭ配線１６によｐ定電位源に接続されたドレイン
領域１１Ａとから構成されている。

尚、第１図〜第３図において、１４はＡｌ配線。

１７は層間絶縁膜である。

このように構成された本実施例においては、素子分離は
ｎ５及び溝８により行なわれるため不揮発性半導体記憶
装置は小型化される。またスイッチング素子用ＭＯ８Ｆ
ＥＴが１選択されたメモリーセルの書込みまたは読出し
時にのみそのソースを一定電位にする為、同一テジット
線に接続された非選択のメモリーセルのＶＤＦが低下し
ソース・ドレイン間にリーク電流が流れることはなくな
る。

次に上記実施例の大造方法について図面を用いて説明す
る。

第４図（ａ）〜（ｅ）は上記実施例の製造方法全説明す
るための工程順に示した断面図である。。

まず第４図（ａ）に示すように、Ｐ型シリコン基体１上
に、第１のゲート酸化膜２を熱酸化によって約３０ＯＡ
の厚さに形成し、次いで将来浮遊ゲート電極３となる第
１の多結晶シリコン膜３Ａを通常の気相成長法によって
約２００ＯＡの厚さに成長させ、Ｎ型専婁字不純物であ
るリン全添加する。

次いで全面にシリコン窒化膜４全約３００ＯＡの厚さに
成長させる。

次に第４図（ｂ）に示すように、フォトレジスト（図示
せず）をマスクとして、異方性のりアクティブイオンエ
ツチング技術によって、素子分離領域となる領域上のシ
リコン窒化［４、ｍｌの多結晶シリコン膜３Ａ、第１の
ゲート酸化膜２を順次エツチング除去し、露出したシリ
コン基体１表面を異方性のりアクティブイオンエツチン
グによってｔ５μｍの深さに掘削し、素子間分離用の＃
＄５を形成したのちフォトレジストｅ除去する。この溝
５により浮遊ゲート電極３が自己整合的に形成される。

ここで、第４図（ｂ）〜（ｅ）は、渠１図におけるＡ−
に部に対応した断面図である０ 次に第４図（Ｃ）に示すように熱酸化法によって、溝５
の側面、底面及び第１の多結晶シリコン膜３Ａの側面に
約３０ＯＡのシリコン酸化膜６を形成し、その後シリコ
ン基体１表面金体に約３μｍの厚さに通常の気相成長法
によってＰＳＧ膜７を形成する。このＰＳＧ換は次工程
の熱処理により表面の平坦化を容易にする為でありＰ８
ＧＪ１％の代りにホウ素とリンを含むホウ素リンシリカ
ガラス膜等を用いることができる。ここでは、ｌＱｍｏ
１％のリン濃度のＰＳＧ膜を用い念。

次に、１０００℃の酸化性雰囲気中で熱処理を行うと、
ＰＥＧ膜７は、流動性を有するようになり、表面張力に
よって表面が概略平坦となる。

次にｉｉｉ！４図（ｄ）に示すように、）’ＳＧ膜を選
択的にエツチングできるウェット又はドライエツチング
方法によってシリコン窒化膜４が露出するまでＰＳＧ膜
７をエツチングする。次いでシリコン窒化膜４を熱リン
酸によって除去すると、溝５内にのみＰＳＧＦ！ｉＸ７
が残され浮遊ゲート電極３とｔ＃５中のＰＩＧ膜の表面
は平面的にほぼ一致したものとなる。このエツチング工
程において、シリコン窒化膜４は、オーバーエツチング
によって、Ｐ２Ｏ膜の表面が浮遊ゲート電極３の表面よ
りも低くなり９表面の平坦性が損なわれるのを防止する
のに用いられる。すなわち、シリコン窒化１１Ａ４の厚
み分だけエツチング時のオーバーエツチングが許すレプ
ロセスマージンが広がる。

以上の工程によって素子間分離用の溝５中のＰＳＧｉ７
の表面と浮遊ゲート酸化膜３の表面がほぼ同じ高さに平
坦化され、かつ分離溝５と浮遊ゲート電極３が自己整合
的に形成された形状が得られる。また、このとき同時に
記憶装置のソース領域分離用の溝８も形成される。

次に第４図（ｅ）に示すように、スイッチング素子用Ｍ
Ｏ８ＦＥＴが形成される領域上の第１の多結晶シリコン
膜３Ａ、第１ゲート酸化膜２を順次除去した後熱酸化法
によって全面に第２のゲート酸、化膜９を約３０ＯＡの
厚さに形放し、その上に制御ゲート電極１０となる第２
の多結晶シリコン膜１０Ａを約５０００Ａの淳さに成長
させる。

以後の工程は、第１図Ｂ　−Ｂ／万同の断面図である第
３図を用いて説明する。

フォトレジストｔマスクとして（図示せず）第２の多結
晶シリコン膜１０Ａ％第２のゲートシリコン酸化膜９、
第１の多結晶シリコン膜３Ａｆｔ順次異方性プラズマエ
ツチング法によってエツチングし、所望のゲート電極形
状を形成し、次いでこの多層膜をマスクとして半導体基
体１にＮ型不純物であるヒ素に５Ｘ１０ａｎ　　のドー
ズ量でイオン打ち込み全して、ドレイ／領域１１及びソ
ース領域１２を形成する。

この様にして形成された浮遊ゲート電極３と制御ゲート
電極１０は、チャネルのソース・ドレイン領域１２．１
１の端部で自己整合的に形状が決定されたものとなる。

以後層間絶縁！１７の形成、コンタクト孔形成。

Ｍ配線の形成等の工程を経て、第１図〜第３図に示した
不揮発性半導体記憶装置が完成する。

〔発明の効果〕

以上、詳細に説明したように、本発明は素子分離用の溝
を浮遊ゲート電極と自己整合的に形成し、かつ、浮遊ゲ
ート電極を制御ゲート電極と自己整合的に形成すること
によって、浮遊ゲート電極をソース・ドレイ／領域間の
チャネル上のみに局在させることができる。従って本発
明によれば、二層ゲート講造の浮遊ゲート型不揮発性記
憶装置としては、平面的に最小面積の装置が得られる。

さらに、本発明によれば、書込及び読出全行う時、選択
されたメモリーセルに接続されたソース配線のみが一足
電位とされることになシ、同一のディジットラインに接
続された非選択のメモリトランジスタのソースは、７０
−ティングとなる。

このため従来の不揮発性半導体記憶装置に見られるよう
な、同一ティジットラインに接続された非選択のメモリ
トランジスタを通るリーク電流径路は構成されず、リー
ク電流は流れないので、ｖＤＦの低下を問題とする必要
のない不揮発性半導体記憶装置が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の平面図、第２図及び第３図
は、第１図の実施例のＡ−に線及びＢ−Ｂ′線断面図、
第４図（ａ）〜（ｅ）は本発明装置の一実施例の製造方
法を説明するための工程順に示した断面図、第５図は、
従来の２×２ピツトメモリ一セル配列の不揮発性半導体
記憶装置の回路図である。 １・・・Ｐ型シリコン基体、２・・・第１のゲート酸化
膜、３・・・浮遊ゲート電極、４・・・シリコン窒化膜
。 ５・・・溝、６・・・シリコン酸化膜、７・・・ＰＳＧ
膜、８・・・溝、９・・・第２のゲート酸化膜、１０・
・・制御ゲー）ｔｔ？Ｍ、１１．ＩＩＡ・・・・・・ド
レイン領域、１２゜１２Ａ・・・・・・ソース領域、１
３，１３Ａ・・・・・・コンタクト孔、１４．１６・・
・・・・ＡＩ配線、１７・・・層間絶縁膜、２０・・・
メモリーセル、３０・・・ＭＯ８ＦｇＴ０代理人　弁理
士　　内　原　　　′’Ｌ　、′””’−ゝ・日、゛

Claims (1)

【特許請求の範囲】
1. 半導体基体上に形成されたソース・ドレイン領域と、該
   ソース・ドレイン領域間の半導体基体表面上に第１のゲ
   ート絶縁膜介して形成された浮遊ゲート電極と、該浮遊
   ゲート電極上に第２のゲート絶縁を介して形成された制
   御ゲート電極と、前記半導体基体表面に形成されかつ内
   部が絶縁物で埋め込まれた素子分離用の溝とを具備し、
   前記浮遊ゲート電極がソース・ドレイン領域端部におい
   て前記制御ゲート電極と自己整合的にかつソース・ドレ
   イン領域間のチャネル領域側端部では素子分離用の溝と
   自己整合的に形成されたメモリーセルと、該メモリーセ
   ルと同一半導体基体上に形成され、前記メモリーセルの
   制御ゲート電極とソース領域とにそれぞれ接続されたゲ
   ート電極とソース領域と、定電位源に接続されたドレイ
   ン領域とからなるスイッチング素子用ＭＯＳＦＥＴとを
   有することを特徴とする不揮発性半導体記憶装置。