JP2538856B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特に表面にウ
エルを有した相補型半導体装置の製造方法に係わる。
〔発明の技術的背景とその問題点〕
周知の如く、相補型半導体装置例えば相補型（Ｃ）MO
Sトランジスタの微細化においては、ウエル分離の技術
的確立が重要である。この理由は、CMOSトランジスタの
有する幾つかの欠点がほとんどこのウエルの分離に関連
するからである。例えば、スケーリングに伴なうP+層−
Ｐウエル（又はN+層−Ｎウエル）耐圧、サイリスタ効果
によるラツチアツプ耐圧、ウエル分離に伴なうチツプ面
積の増大等の困難な問題が生ずる。
従来、相補型（ｃ）MOSトランジスタは、第１図に示
すように製造されている。まず、Ｐ型の半導体基板１上
にＰウエル2,Nウエル３を常法により形成した後、これ
らウエル2,3に前記基板１に達するような溝４を形成す
る。つづいて、表面酸化を行ない、全面に多結晶シリコ
ン層を堆積した後、この多結晶シリコン層を全面エツチ
ングして溝４内のみに多結晶シリコン層を残存させる。
次いで、溝４内の多結晶シリコン層を酸化して絶縁酸化
膜５を形成する。以下、常法により、Ｐウエル2,Nウエ
ル３上にゲート電極6,7をゲート絶縁膜8,9を介して形成
した後、ゲート電極6,7をマスクとしてＰウエル2,Nウエ
ル３に夫々N+型のソース、ドレイン領域10,11,P+型のソ
ース、ドレイン領域12,13を形成する。その後、全面に
層間絶縁膜14を形成し、コンタクトホール15…を形成す
る。この後、Ｐウエル2,Nウエル３の夫々のソース領域1
0,12に対応する部分にコンタクトホール15,15を介してV
ss端子（電源線）に接続した取出し配線16,Vss端子（電
源線）に接続した取出し配線17を形成すると同時に、前
記ドレイン領域11,13間を接続した取出し配線18を形成
してCMOSトランジスタを製造する。
このようにして製造されたCMOSトランジスタによれ
ば、溝４内に絶縁酸化膜５を埋め込んでＰウエル２とＮ
ウエル３を分離するため、P+型のドレイン領域13−Ｐウ
エル２（又はN+型のドレイン領域11−Ｎウエル３）耐圧
は縦方向の間隔で決まるようになり大幅に改善される。
また、サイリスタ効果も横方向のPNPNが絶縁酸化膜５で
分断されるのでラツチアツプ耐圧も大幅に改善される。
ただし、基板１とウエル2,3の電位バイアスが十分とれ
ていることがラツチアツプ回避の必須要件であることは
勿論のことである。従つて、第１図のトランジスタで
は、基板１とウエル2,3の電位バイアスは、適度な密度
で上面からコンタクトホール15…を介して電源線からレ
イアウト的にバイアスする方法が必要となる。しかしな
がら、従来技術によれば、例えばメモリデバイスの記憶
セル配列の中の様に非常な高密度でレイアウトされねば
ならぬ部分に、前述の如き上面からコンタクトホール15
…を介してバイアスを行なうことは、微細化が進めば進
むほど大きな負担となり、ラツチアツプ耐量の向上とコ
スト低減とは今後ますます両立しなくなる。
また、従来、第２図に示す如く、Ｐウエル２のN+型の
ドレイン領域11とＮウエル３のP+型のドレイン領域13を
絶縁酸化膜５に接した形成した構造のCMOSトランジスタ
が知られている。かかる構造のトランジスタによれば、
ドレイン領域11,13を絶縁酸化膜５に接して形成するた
め、ウエル2,3境界部の占有面積を減少できるととも
に、ドレイン領域11,13の側面につく容量を軽減できる
等の効果を有する。しかしながら、第２図のトランジス
タによれば、溝４内の絶縁酸化膜５とドレイン領域11
（又は13）の接触面にリーク電流が流れるという問題が
あつた。これは、低消費電力性能が重要な特性であるCM
OSトランジスタにおいては、致命的な欠点である。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、チツプエ
リアを減少して素子の微細化をなし得るとともに、ラツ
チアツプ耐量を向上する等の効果を有した半導体装置の
製造方法を提供することを目的とするものである。
［発明の概要］ 本願第１の発明は、第１導電型の半導体基板表面に第
１導電型の第１ウェル，第２導電型の第２ウェルを夫々
形成する工程と、前記第１・第２ウェルの境界近くの前
記基板に第１ウェル寄りの第１溝，第２ウェル寄りの第
２溝を形成する工程と、前記第１溝，第２溝の内部を含
む全面に絶縁膜を形成する工程と、この絶縁膜を異方性
エッチングにより除去し、前記第１溝の底部を除く内側
壁及び第２溝の内側壁に前記絶縁膜を残存させる工程
と、前記第１溝及び第２溝内に、夫々前記基板及び第２
ウェルにバイアス電位を与える低抵抗の導電体を、前記
絶縁膜を介して充填する工程とを具備することを特徴と
し、発生したエレクトロンないしホールを速やかに基
板，ウェルから電源線へ逃がし、前述した目的を達成す
ることを骨子とする。
本願第２の発明は、第１導電型の半導体基板表面に第
１導電型の第１ウェル，第２導電型の第２ウェルを夫々
形成する工程と、前記第１・第２ウェルに夫々第１ウェ
ルよりも浅い第１溝，第２ウェルよりも浅い第２溝を形
成する工程と、前記第１溝，第２溝の内部を含む全面に
絶縁膜を形成する工程と、この絶縁膜を異方性エッチン
グにより除去し、前記第１溝の底部を除く内側壁及び第
２溝の底部を除く内側壁に前記絶縁膜を残存させる工程
と、前記第１溝及び第２溝内に、夫々前記第１ウェル及
び第２ウェルにバイアス電位を与える低抵抗の導電体
を、前記絶縁膜を介して充填する工程とを具備すること
を特徴とし、発生したエレクトロンないしホールを速や
かにウェルから電源線へ逃がし、前述した目的を達成す
ることを骨子とする。
本願第３の発明は、第１導電型の半導体基板表面に第
１導電型の第１ウェル，第２導電型の第２ウェルを夫々
形成する工程と、前記第１・第２ウェルの境界に前記基
板に達する溝を形成する工程と、前記溝の内部を含む全
面に絶縁膜を形成する工程と、この絶縁膜を異方性エッ
チングにより除去し、前記溝の底部を除く内側壁に前記
絶縁膜を残存させる工程と、前記溝内に前記基板にバイ
アス電位を与える低抵抗の導電体を前記絶縁膜を介して
充填する工程と、前記基板にバイアス電位を与える工程
とを具備することを特徴とし、発生したエレクトロンな
いしホールを速やかにウェルから電源線へ逃がし、前述
した目的を達成することを骨子とする。
［発明の実施例］ 以下、本発明をCMOSトランジスタに適用した場合につ
いて、第３図（ａ）〜（ｅ）及び第４図を参照して説明
する。
（ｉ）まず、例えばＰ型のシリコン基板21表面に部分的
にＰウエル22,Nウエル23を夫夫形成した。つづいて、こ
れらウエル22,23の境界部分に基板21に達する二つの溝2
4,25を形成した。次いで、酸化処理を施して溝24,25の
内部を含む全面に酸化膜26を形成した。次いで、この酸
化膜26上の後工程で該酸化膜26を残存させたい部分に、
フオトレジスト膜27を形成した（第３図（ａ）図示）。
しかる後、このフオトレジスト膜27をマスクとして前記
酸化膜26を反応性イオンエツチング（Reactive lon Etc
hing,RIE）により、選択的にエツチング除去し、酸化膜
26′を一方の溝24の内壁、他方の溝25の内壁及び底部に
残存させた。
この後、前記フオトレジスト膜27を除去した（第３図
（ｂ）図示）。更に、全面に高融点金属例えばモリブデ
ン（Mo）を堆積し、Mo層28を溝24,25内に残存酸化膜2
6′を介して充填するように形成した（第３図（ｃ）図
示）。なお、Mo層28は溝24内で基板21とオーミツク接触
する。
（ii）次に、前記Mo層28をRIEによりエツチング除去
し、前記溝24,25内に夫々Vss端子Vcc端子（電源線）と
なるMo層28,28を残存酸化膜26′,26′を介して埋設した
（第３図（ｄ）図示）。つづいて、Ｐウエル22,Nウエル
23上に夫々ゲート電極29,30をゲート絶縁膜31,32を介し
て形成した、次いで、一方のゲート電極29をマスクとし
てＰウエル22表面にN+型のソース、ドレイン領域33,34
を形成した後、他方のゲート電極30をマスクとしてＮウ
エル23表面にP+型のソース、ドレイン領域35,36を形成
した。ひきつづき、全面に層間絶縁膜37を形成した後、
Ｐウエル22のソース領域33,Pウエル22のドレイン領域34
及び溝24内のMo層（Vss端子）28等、溝25内のMo層（Vcc
端子）28及びＮウエルのソース領域35等、Ｎウエルのド
レイン領域36の夫々に対応する層間絶縁膜37を除去し、
コンタクトホール381〜384を形成した。更に、これらコ
ンタクトホール381〜384に取出し配線391〜394を形成
し、NMOSトランジスタ（TN）。PMOSトランジスタ（TP）
からなるCMOSトランジスタを製造した（第３図（ｅ）及
び第４図図示）。なお、前記取出し配線392はＰウエル2
2のN+型のドレイン領域34,Pウエル22及び溝24内のMo層2
8に接続し、基板21へバイアス電位が与えられる。一
方、取出し配線393は溝25内のMo層28,Nウエル23及びＮ
ウエル23のP+型のソース領域35に接続し、Ｎウエル23へ
のバイアス電位が与えられる。ここで、第３図（ｅ）は
第４図のＸ−Ｘ線に沿う断面図である。
しかして、本発明によれば、従来dead Areaであつた
Ｐウエル22,Nウエル23の境界部分に半導体基板21に達す
る溝24,25を形成し、これら溝24,25内に電源線であるVs
s端子、Vcc端子に夫々接続するMo層28,28を埋め込んで
基板21,Nウエル23のバイアスに用いるため、従来電源線
エリアとして専有されていた部分が不要となり、もつて
チツプエリアを減少し素子の微細化をなし得る。このこ
とは、特にメモリ等の高密度デバイスにおいて有効であ
る。
また、同様の理由から発生したエレクトロンないしホ
ールを基板21,Nウエル23から電源線へ速やかに逃がして
ラツチアツプ耐量を向上できる。ここで、CMOSトランジ
スタの等価回路図は第５図のようになる。同図によれ
ば、Ｎ型のシリコン基板42表面のＰウエル43の底面から
該Ｐウエル43表面のＰ型の拡散層44までの距離をd1,Pウ
エル43のエツジからＰ型の拡散層45までの距離をd2,N型
のシリコン基板42の抵抗をRsub,Pウエル43の抵抗をRwel
lとした場合、ラツチアツプ現象はd1，d2が大、Rsub,Rw
ellが小程おこりにくい。しかるに、本発明を用いるこ
とにより常にRsub＝Rwell０が実現できる。
なお、上記実施例では、二つの溝内に低抵抗の導電体
としてのMo層を残存する酸化膜を介して埋め込む場合に
ついて述べたが、これに限らない。例えば、上記導電体
としてMo層の代りに基板と同導電型の不純物を十分ドー
プした多結晶シリコン層を用いてもよい。また、第６図
に示す如く高融点金属層46を溝47の内壁に酸化膜48を介
して設けた後、溝47内に不純物ドープ多結晶シリコン層
49（あるいはSiO2などの酸化膜を埋め込んでもよい。
上記実施例では、ウエルの境界部分にVcc端子、Vss端
子用の二つの溝を設けた場合について述べたが、これに
限らない。例えば、第７図のように基板21バイアス用の
溝50だけを設けた構造のものでもよい。また、第８図に
示す如く、浅い溝51,52をＰウエル22,Nウエル23に夫々
設け、Ｐウエル22,Nウエル23の双方をバイアスした構造
のものでもよい。
〔発明の効果〕
以上詳述した如く本発明によれば、チツプエリアを減
少して素子の微細化をなし得るとともに、ラツチアツプ
耐量を向上できる等種々の顕著な効果を有する半導体装
置の製造方法を提供できるものである。
【図面の簡単な説明】
第１図及び第２図は夫々従来のCMOSトランジスタの断面
図、第３図（ａ）〜（ｅ）は本発明の一実施例に係るCM
OSトランジスタの製造方法を工程順に示す断面図、第４
図は第３図（ｅ）の平面図、第５図は第３図（ｅ）のCM
OSトランジスタの等価回路図、第６図は第３図（ｅ）の
CMOSトランジスタの溝内部の変形例を説明するための断
面図、第７図〜第８図は本発明の他の実施例に係るCMOS
トランジスタの断面図である。 21,45……シリコン基板、22,43……Ｐウエル、23……Ｎ
ウエル、24,25,45,48,51,52……溝、26,26′,48……酸
化膜、27……フオトレジスト膜、28……Mo層（低抵抗の
導電体）、29,30……ゲート電極、31,32……ゲート絶縁
膜、33,35……ソース領域、34,36……ドレイン領域、37
……層間絶縁膜、381〜384……コンタクトホール、391
〜394……取出し配線、43,44……拡散層、46……高融点
金属層、49……不純物ドープ多結晶シリコン層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板表面に第１導電型
    の第１ウェル，第２導電型の第２ウェルを夫々形成する
    工程と、 前記第１・第２ウェルの境界近くの前記基板に第１ウェ
    ル寄りの第１溝，第２ウェル寄りの第２溝を形成する工
    程と、 前記第１溝，第２溝の内部を含む全面に絶縁膜を形成す
    る工程と、 この絶縁膜を異方性エッチングにより除去し、前記第１
    溝の底部を除く内側壁及び第２溝の内側壁に前記絶縁膜
    を残存させる工程と、 前記第１溝及び第２溝内に、夫々前記基板及び第２ウェ
    ルにバイアス電位を与える低抵抗の導電体を、前記絶縁
    膜を介して充填する工程とを具備することを特徴とする
    半導体装置の製造方法。
  2. 【請求項２】第１導電型の半導体基板表面に第１導電型
    の第１ウェル，第２導電型の第２ウェルを夫々形成する
    工程と、 前記第１・第２ウェルに夫々第１ウェルよりも浅い第１
    溝，第２ウェルよりも浅い第２溝を形成する工程と、 前記第１溝，第２溝の内部を含む全面に絶縁膜を形成す
    る工程と、 この絶縁膜を異方性エッチングにより除去し、前記第１
    溝の底部を除く内側壁及び第２溝の底部を除く内側壁に
    前記絶縁膜を残存させる工程と、 前記第１溝及び第２溝内に、夫々前記第１ウェル及び第
    ２ウェルにバイアス電位を与える低抵抗の導電体を、前
    記絶縁膜を介して充填する工程とを具備することを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】第１導電型の半導体基板表面に第１導電型
    の第１ウェル，第２導電型の第２ウェルを夫々形成する
    工程と、前記第１・第２ウェルの境界に前記基板に達す
    る溝を形成する工程と、前記溝の内部を含む全面に絶縁
    膜を形成する工程と、この絶縁膜を異方性エッチングに
    より除去し、前記溝の底部を除く内側壁に前記絶縁膜を
    残存させる工程と、前記溝内に前記基板にバイアス電位
    を与える低抵抗の導電体を前記絶縁膜を介して充填する
    工程とを具備することを特徴とする半導体装置の製造方
    法。
JP59024459A 1984-02-14 1984-02-14 半導体装置の製造方法 Expired - Lifetime JP2538856B2 (ja)

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