JPH0454970B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、MOS型半導体装置の製造方法に係
わり、特に多数のMOSトランジスタを高集積化
してなるMOS型半導体装置の製造方法に関する。

〔発明の技術的背景とその問題点〕

近時、ICやLSI等の半導体装置は、益々高集積
化及び高密度化される傾向にある。例えば、
MOS半導体メモリにあつては、現在64Kbitダイ
ナミツクRAMを高集積化の頂点として量産段階
にあり、今後256KbitダイナミツクRAMさらに
は1MbitダイナミツクRAMへと高集積化が押し
進められていくのは疑いないことである。

ところで、半導体装置の高集積化を妨げる要因
として問題となるのは微細加工技術であり、特に
トランジスタを形成する各層どうしの重ね合わせ
精度が半導体基板上の単位面積当りの素子数の増
加を減少させる原因になつている。したがつて、
重ね合わせ精度を完全に正確に決定できれば、換
言すれば各層毎に重ね合わせずれを考慮に入れず
に各素子の配置を決定することができれば、より
一層の高集積化が達成される。この意味で現在行
なわれている代表的技術として、ポリシリコンゲ
ートによるチヤネル長のセルフアライン技術があ
る。これは、第１図ａにMOSトランジスタの平
面図を、第１図ｂに同図ａの矢視Ｌ−Ｌ断面図を
示す如く、選択酸化法で素子分離領域に酸化膜を
形成することにより素子形成領域間を絶縁分離
し、素子形成領域上にゲート酸化膜を介してポリ
シリコンゲート電極を形成し、この上から基板と
逆の導電型を与える不純物をイオン注入或いは拡
散してソース・ドレイン領域を形成する方法であ
る。なお、図中１はSi基板、２は素子分離用酸化
膜、３は反転防止層、４はゲート酸化膜、５はゲ
ート電極、６，７はソース・ドレイン領域、８は
層間絶縁膜、９は酸線用Al膜をそれぞれ示して
いる。この方法では、ゲート電極５の下には不純
物が導入されないのでこの部分がチヤネル領域と
なり、ゲート電極位置に自己整合されてソース・
ドレインが形成されるため、ゲート電極５、ソー
ス６及びドレイン７との位置ずれが生じることが
ない。したがつて、この分だけ高集化がはかれる
わけである。

しかしながら、この種の方法にあつては次のよ
うな問題があつた。すなわち、上記方法で作製さ
れたMOSトランジスタにあつては、素子分離用
酸化膜２の下に基板１と同導電型を与える不純物
ドーピングしてなる反転防止層３と、素子形成領
域に基板４と逆導電型を与える不純物をドーピン
グしてなるソース・ドレイン領域６，７とがＡ部
分で接することになる。両者の不純物密度は反転
防止層３で１×10¹⁷〔cm^-3〕程度、ソース・ドレ
イン６，７で５×10¹⁹〔cm^-3〕程度であり、両側
とも不純物濃度の高いＰ，Ｎ接合となつてしま
う。このため、Ａ部分での空乏層厚みは0.1〔μ
ｍ〕程度と非常に薄くなり、一方、第１図ｂに示
す平坦部（Ｃ部分）の空乏層厚みは高抵抗基板を
用いることにより１〔μｍ〕程度以上とすること
ができるので、Ａ部分の接合容量は平坦部のＣ部
分に比べて数倍以上にも大きな値となる。そし
て、このことが各種半導体装置の回路特性を悪化
させる大きな要因となつている。

以下、上記問題をMOSダイナミツクメモリを
例にとり説明する。第２図は、現在使われている
一般的なMOSダイナミツクメモリの構造を説明
するためのもので、Alビツト線２１を用いたフ
オールデツドビツトライン方式のメモリセル部分
の平面構造を示している。ここで、２２はトラン
スフアーゲートのゲート電極となるワード線であ
り、２３はセルキヤパシタ、２４はセルキヤパシ
タ２３の電極を形成する１層目ポリシリコンの窓
である。セルキヤパシタ２３に蓄えられた電荷は
トランスフアーゲートを通してビツト線２１に伝
えられるが、この際ビツト線電位の変化を大きく
しセンスアンプに大きな信号を入力するために
は、ビツト線２１の浮遊容量C_Bに対してセルキ
ヤパシタ２３の容量C_Sを大きくすることが望まし
い。ビツト線２１の浮遊容量C_Bは、トランスフ
アーゲートのドレイン部分２５の接合容量C_a及
びゲートとドレインとの間のキヤパシタンスC_b、
その他ゲートとビツト線、キヤパシタ電極とビツ
ト線との間のキヤパシタンス等で定まる。この中
で、C_a及びC_b以外は各層間絶縁膜厚を大きくす
ることで小さなキヤパシタンスとすることができ
るが、C_aとC_bとについてはプロスセス工程によ
り決定され小さな値にすることが難しい。したが
つてC_a及びC_bの容量によりビツト線容量が決定
され、C_Sが一定とすればセンスアンプの感度を決
めるC_S／C_B値はほとんどC_a及びC_bの値によつて
決まることになつてしまう。つまり、センスアン
プ感度を上げるにはC_a及びC_bの値をできるだけ
小さくすることが望ましい。

ここで、トランスフアーゲツトのドレイン部分
の接合容量C_aの大部分は、前記した通り素子分
離領域端とドレインとの接合容量で決まつてお
り、したがつてこれを小さくすることによりセン
スアンプ感度を向上させることができる。また
C_bは第１図ａ，ｂに示すＢ領域でのゲート下へ
のソース・ドレイン領域の横方向拡がり部とゲー
トとのキヤパシタンスであり、これも小さくする
ことが望ましい。以上はMOSダイナミツクメモ
リのセル部についてであるが、上記のことは一般
の集積回路についても云えることであり、ソー
ス・ドレインの浮遊量はフイールド端との接合容
量で決まり、これを減少させれば回路特性が著し
く向上される。

しかし、現在の選択酸化法による素子分離技術
とゲートポリシリコンのセルフアライン技術とを
用いる限り、フイールド領域端での接合容量の増
加は避けられない。

〔発明の目的〕

本発明の目的は、MOSトランジスタの素子分
離領域端におけるソース・ドレイン領域と基板と
の結合容量を著しく低減することができ、かつソ
ース・ドレイン領域とゲートとの容量も同時に低
減することができ、素子の微細化及び高集積化に
寄与し得るMOS型半導体装置の製造方法を提供
することにある。

〔発明の概要〕

本発明の骨子は、素子分離領域にCVD−SiO₂
膜等の絶縁膜を埋めこむ素子分離法（BOX法）
を用い、このフイールド絶縁膜を基板表面より高
く埋込み、かつ後に形成されるゲート電極と基板
表面との段差よりも素子分離用絶縁膜と基板表面
との断差を大きく形成し、角段差側壁部に該段差
の大きさに比例する幅の絶縁膜をセルフアライン
で形成し、その後ソース・ドレイン形成のための
不純物のドーピングを行い、不純物層がゲート電
極端下には接し、反転防止層には接しないように
することにある。

すなわち本発明は、MOS型半導体装置を製造
する方法において、半導体基板の素子分離領域を
選択エツチングして溝部を形成したのち、この溝
部に基板と同導電型を与える不純物をドーピング
して反転防止層を形成し、次いで上記溝部に第１
の絶縁膜を埋め込み、かつ該絶縁膜上面を基板表
面より高く形成し、次いで基板の素子形成領域上
にゲート絶縁膜を介してゲート電極を選択形成
し、かつ該電極上面と基板表面との段差を上記第
１の絶縁膜と基板表面との段差より小さく形成
し、次いで上記各段差の側壁部に第２の絶縁膜を
セルフアラインで形成し、しかるのち、上記第１
及び第２の絶縁膜をマスクとして用い基板表面に
該基板と逆導電型を与える不純物をドーピングし
てソース・ドレイン領域を形成するようにした方
法である。

〔発明の効果〕

本発明によれば、素子分離用絶縁膜及びゲート
電極の段差側壁部に形成した絶縁膜をマスクとし
て、ソース・ドレイン形成のための不純物ドーピ
ングを行うため、ソース・ドレインと反転防止層
との接触を防止することができ、素子分離領域端
におけるソース・ドレインと基板との接合容量を
著しく低減させることができる。したがつて、ソ
ース或いはドレインに接続される回路のノードの
浮遊容量が減少し、高速な信号応答が可能とな
り、回路の動作速度の著しい向上に役立つ。ま
た、ダイナミツクメモリにおいては、センスアン
プの感度向上に役立つ。さらに、センスアンプ感
度を一定に保つようにすれば、ビツト線の浮遊容
量が減少した分だけ、セルキヤパシタの容量も減
少させることができ、したがつてより小さなセル
面積で従来と同等の集積度が達成でき、チツプ面
積を減少化をはかり得る。チツプ面積が減少すれ
ば、基板１枚当りから製産されるチツプ数が増加
し、チツプ当りの製造コストが減少する利点があ
る。また、素子分離領域端での接合容量の減少と
同時にゲート下へのソース・ドレイン領域の横方
向しみ出しの効果をなくすことができるため、ゲ
ートとソース・ドレインとのゲート酸化膜を介し
たキヤパシタンスも減少させることができ、上記
と同様回路の高速化及びセンスアンプ感度の向上
の利点の他、ゲート下への不純物の横方向しみ出
しのために実効的なチヤネル長がゲート長より減
少する、所謂短チヤネル効果も抑制し得る等の利
点がある。

また、ソース・ドレインのコンタクト位置が、
ゲート電極と素子分離用絶縁膜との位置及びこれ
らの段差により決定されるため、コンタクトホー
ル形成のための写真蝕刻法を行なう必要がない。
したがつて、コンタクト位置が、ソース・ドレイ
ン領域内でずれることを考えて、該領域内の小さ
な面積でコンタクトを形成する必要がないため
に、コンタクト面積を大きくすることができ、さ
らにコンタクト抵抗を低くすることができるの
で、回路動作の遅延を防ぐことができる。さら
に、素子分離領域の絶縁膜の高さが素子形成領域
よりも高いため、素子分離領域上のゲート電極か
らチヤネルの素子分離領域端へゲート電界が集中
するために起る逆ナローチヤネル効果（しきい値
電圧V_Tがチヤネル幅を減少するにしたがい減少
する効果）をなくすことができる。

〔発明の実施例〕

第３図ａ〜ｎは本発明の一実施例に係わる
MOSトランジスタ製造工程を示す断面図である。
まず、第３図ａに示す如く比抵抗５〜50〔Ω・cm〕
のＰ型（100）Si基板３１を用意し、この基板３
１上の素子形成領域をレジスト３２で被覆した。
次いで、CF₄を含む放電ガスを利用した反応性イ
オンエツチング法を用い、第３図ｂに示す如くレ
ジスト３２をマスクとして基板３１を選択エツチ
ングし、素子分離領域（フイールド領域）に5000
〜10000〔Å〕深さの溝を形成した。続いて、基板
３１の溝部に基板３１と同導電型を与える不純物
をイオン注入により導入し、フイールド反転防止
層３３を形成した。次いで、レジスト３２を除去
したのち、第３図ｃ示す如くCVD−SiO₂膜（第
１の絶縁膜）３４をフイールド領域の溝深さと同
程度被着した。続いて、第３図ｄに示す如く全面
にレジスタ３５を塗布したのち、フイールド領域
上のみにレジスト３５が残るようにレジスト３５
をパターニングした。次いで、第３図ｅに示す如
く全面にレジスト３６を塗布し表面を平坦化した
のち、レジスト３５，３６及びCVD−SiO₂膜３
４のエツチング速度が等しくなる条件で反応性イ
オンエツチングを行ない、同図ｆに示す如く素子
形成領域の基板表面を露出させた。ここまでの工
程は、周知の絶縁膜埋め込み工程と同様である。

次に、露出した基板３１の表面をエツチング
し、第３図ｇに示す如く素子形成領域をフイール
ド領域のCVD−SiO₂膜３４より低くした。次い
で、基板３１の表面を熱酸化し、第３図ｈに示す
如くゲート酸化膜（ゲート絶縁膜）３７を100〜
400〔Å〕程度形成したのち、同図ｉに示す如く全
面にゲート電極となるポリシリコン膜３８及び
CVD−SiO₂膜３９を順次埋積した。その後、第
３図ｊに示す如くゲート電極形成部にレジスト４
０を形成し、このレジスタ４０をマスクとして反
応性イオンエツチングによりCVD−SiO₂膜３９、
ポリシリコン膜３８及びゲート酸化膜３７を順次
選択エツチングした。次いで、レジスト４０を除
去し、第３図ｋに示す如く全面にCVD−SiO₂膜
（第２の絶縁膜）４１を堆積した。このとき、
CVD−SiO₂膜４１はCVD−SiO₂膜３４と基板表
面との断差側壁部、及びゲート電極部と基板表面
との段差側壁部に厚く付着することになる。次い
で、反応性イオンエツチング法によりCVD−
SiO₂膜４１を全面エツチングした。この場合、
段差側壁部のCVD−SiO₂膜４１の膜厚が厚いた
め、第３図ｌに示す如く段差側壁部にのみCVD
−SiO₂膜４１が残存することになる。段差側壁
部に残存するCVD−SiO₂膜４１の幅は、前記各
段差の大きさにより調節することができる。この
状態で、ゲート電極３８は絶縁され、かつソー
ス・ドレイン形成領域の内側に該領域と金属配線
とのコンタクトホールが形成されることになる。
したがつて、このホールを通して、基板と逆の導
電型を与える不純物をイオン注入すれば、ソー
ス・ドレインと基板とのPN接合が形成されるこ
とになる。

次に、前記絶縁膜３４，３９，４１をマスクと
して基板３１に該基板３１と逆導電型を与える不
純物をイオン注入し、第３図ｍに示す如くソー
ス・ドレイン領域４２，４３を形成した。このと
き、ゲート電極部の上面（ゲート酸化膜３７、ゲ
ート電極３８及びCVD−SiO₂膜３９の各膜厚で
定まる）と基板表面との段差及びCVD−SiO₂膜
４１の被着時の膜厚を適当に選び、ソース・ドレ
イン形成領域に注入した不純物が横方向に拡散す
る距離とゲート電極部の側壁に残されるCVD−
SiO₂膜４１の横幅とが等しくなるようにしてお
くことにより、ゲート電極３８のチヤネル方向長
さとソース・ドレイン領域４２，４３間距離で決
まる実効チヤネル長さと等しくすることができ
る。これにより、前記C_bを小さくすることがで
きる。また、前記フイールド領域のCVD−SiO₂
膜３４の側壁に残されるCVD−SiO₂膜４１の溝
幅をゲート電極部側壁に残されるCVD−SiO₂膜
４１の横幅より十分長くしておけば、不純物の拡
散によりソース・ドレイン領域４２，４３と反転
防止層３３とが接触するのを防止できる。これに
はCVD−SiO₂膜３４の上面と基板表面との段差
をゲート電極部上面と基板表面との段差よりも大
きくしておけばよい。このようにすることによ
り、ソース・ドレイン領域４２，４３からの空乏
層は十分厚くなりフイールド端での接合容量C_a
を著しく減少させることができる。

これ以降は、第３図ｎに示す如く配線用Al膜
４４の被着及びパターニングを行なうことによ
り、ソース・ドレイン領域４２，４３に形成され
たコンタクトホールを介して、Al膜４４とソー
ス・ドレイン領域４２，４３とのコンタクトをと
る。これにより、コンタクト形成のためマスクを
必要とせずに、フイールド及びゲートに対し、セ
ルフアラインでコンタクトをとることができる。

このように本実施例方法によれば、ソース・ド
レイン領域４２，４３と反転防止層３３とが接触
するのを防止することができ、かつゲート電極３
８下へのソース・ドレイン領域４２，４３の横方
向拡がりを防止することができる。したがつて、
前記接合容量C_a，C_bの著しい低減化をはかり得、
前述した効果が得られるのである。

なお、本発明は上述した実施例に限定されるも
のではない。例えば、前記第１及び第２の絶縁膜
はCVD−SiO₂膜に限るものではなく、Si₃N₄その
他の絶縁膜であつてもよい。さらに、前記ゲート
電極はポリシリコンに限らずシリサイドや高融点
金属等を用いてもよい。また、前記第１の絶縁膜
と基板表面との段差、及びゲート電極と基板表面
との段差等は、仕様に応じて適宜変更すればよ
い。さらに、第２の絶縁膜の被着膜厚及び形成方
法等の適宜変更可能である。また、基板はＰ型Si
に限らず、Ｎ型Si基板、さらには他の半導体基板
であつても何ら差し支えない。その他本発明の要
旨を逸脱しない範囲で、種々変形して実施するこ
とができる。

【図面の簡単な説明】

第１図ａは従来のMOSトランジスタ構造を示
す平面図、第１図ｂは同図ａの矢視Ｌ−Ｌ断面
図、第２図は現在用いられているAlビツトライ
ンのフオールデツトビツトライン形式のMOSダ
イナミツクメモリの構造を示す平面図、第３図ａ
〜ｎは本発明の実施例を説明するための工程断面
図である。 ３１……Si基板（半導体基板）、３３……反転
防止層、３４……素子分離用CVD−SiO₂膜（第
１の絶縁膜）、３７……ゲート酸化膜（ゲート絶
縁膜）、３８…ポリシリコンゲート電極、３９…
…CVD−SiO₂膜（第２の絶縁膜）、４２，４３…
…ソース・ドレイン領域、４４……配線用Al膜。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の素子分離領域を選択エツチング
   して溝部を形成する工程と、上記溝部に上記基板
   と同導電型を与える不純物をドーピングして反転
   防止層を形成する工程と、上記溝部に第１の絶縁
   膜を埋め込み、かつ該絶縁膜上面を前記基板表面
   より高く形成する工程と、前記基板の素子形成領
   域上にゲート絶縁膜を介してゲート電極を選択形
   成し、かつ該電極上面と基板表面との段差を前記
   第１の絶縁膜と基板表面との段差より小さく形成
   する工程と、上記各段差の側壁部に第２の絶縁膜
   をセルフアラインで形成する工程と、前記第１及
   び第２の絶縁膜をマスクとして用い前記基板の表
   面に該基板と逆導電型を与える不純物をドーピン
   グしてソース・ドレイン領域を形成する工程とを
   具備したことを特徴とするMOS型半導体装置の
   製造方法。 ２ 前記第２の絶縁膜を形成する工程は、全面に
   第２の絶縁膜を被着したのち、この絶縁膜を反応
   性イオンエツチング法で全面エツチングし、該絶
   縁膜を前記段差側壁部にのみ残存せしめることで
   あることを特徴とする特許請求の範囲第１項記載
   のMOS型半導体装置の製造方法。