JPH09321301A - 偏差のあるドレインとソースを利用した０．２５ミクロン以下のトランジスタの構造及びその製造方法 - Google Patents
偏差のあるドレインとソースを利用した０．２５ミクロン以下のトランジスタの構造及びその製造方法Info
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- JPH09321301A JPH09321301A JP16654196A JP16654196A JPH09321301A JP H09321301 A JPH09321301 A JP H09321301A JP 16654196 A JP16654196 A JP 16654196A JP 16654196 A JP16654196 A JP 16654196A JP H09321301 A JPH09321301 A JP H09321301A
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Abstract
(57)【要約】
【課題】 偏差のあるドレインとソースを利用した０．
２５ミクロン以下のトランジスタの構造及びその製造方
法。 【解決手段】 シリコン半導体基板上に形成される一種
のトランジスタの構造とされ、場酸化層２０とされ、該
半導体基板表面に形成されて主動区域を隔離するのに用
いられるものと；ゲート構造とされ、該主動区域中央に
形成されゲート酸化物２１とポリシリコンのゲート２２
よりなり、該ゲートは該ゲート酸化物の上に位置するも
のと；絶縁体であるゲート側壁スペーサ２３とされ、該
ゲート構造の側壁に形成されるものと；ドレイン２４と
ソース２５とされ、該場酸化層と該ゲートの間に形成さ
れ、該ゲートと該ドレイン、該ゲートと該ソースはいず
れもオーバラップせず、偏差を有するもの；以上を備え
てなる構造。
２５ミクロン以下のトランジスタの構造及びその製造方
法。 【解決手段】 シリコン半導体基板上に形成される一種
のトランジスタの構造とされ、場酸化層２０とされ、該
半導体基板表面に形成されて主動区域を隔離するのに用
いられるものと；ゲート構造とされ、該主動区域中央に
形成されゲート酸化物２１とポリシリコンのゲート２２
よりなり、該ゲートは該ゲート酸化物の上に位置するも
のと；絶縁体であるゲート側壁スペーサ２３とされ、該
ゲート構造の側壁に形成されるものと；ドレイン２４と
ソース２５とされ、該場酸化層と該ゲートの間に形成さ
れ、該ゲートと該ドレイン、該ゲートと該ソースはいず
れもオーバラップせず、偏差を有するもの；以上を備え
てなる構造。
Description
【０００１】
【発明の属する技術分野】本発明は、一種のトランジス
タの構造及びその製造方法に関し、特にチップの長さが
０．２５ミクロンより小さいもの及びその製造方法に関
する。
タの構造及びその製造方法に関し、特にチップの長さが
０．２５ミクロンより小さいもの及びその製造方法に関
する。
【０００２】
【従来の技術】位相ずれマスクの利用や自動整列工程な
ど、半導体のリソグラフィー技術の発展は、デバイスの
縮小と電気回路密度の増加に目ざましい成功を遂げ、そ
れにより高密度、高性能のデバイスが得られるようにな
った。一般に伝統的な半導体基板上のＭＯＳ電界効果ト
ランジスタ構造は、図１に示されるように、場酸化層１
０、ソース１１、ドレイン１２、ゲート酸化物１３、ゲ
ート１４、ホットキャリア効果を克服する１．２ミクロ
ン以下の軽不純物拡散ドレイン（ＬＤＤ）構造１５、及
びゲート側壁スペーサ（ｓｉｄｅｗａｌｌ ｓｐａｃｅ
ｒ）１６を備えている。それ以前のトランジスタ構造
は、図２に示されるように、そのゲートとドレイン間に
あるオーバラップ（ｏｖｅｒｌａｐ）地区の電場が比較
的強く、操作時に容易に崩壊するほか、デバイスの不断
の縮小の下で、ショートチャネルのホットキャリア効果
を発生しやすく、このホットキャリアの一部の電子がゲ
ート酸化物に進入するか、或いはゲート酸化物とシリコ
ン結晶の介面に落ち込み、これら帯電ホットキャリアの
ゲート酸化物或いはその介面における存在がデバイス特
性（例えばスレショルド電圧）の変化を形成するほか、
部分的な正孔がｐ型井戸に収集されてソースを順向偏圧
として寄生バイポーラ（ｐａｒａｓｉｔｉｃ ｂｉｐｏ
ｌａｒ）を形成し、さらには電崩壊を形成した。一般に
は、図１に示されるように、軽不純物拡散ドレイン（Ｌ
ＤＤ）構造を利用して電場を低くしホットキャリアの発
生を減少する方法が採られている。しかしサブミクロン
以下の時には、ＬＤＤ構造は製作上の難しさを有してい
る。トランジスタのゲートの長さが０．２ミクロン以下
の時には、どのように薄いゲート酸化物を製造し且つ高
い電荷を界面上に累積するかは、パンチスルー効果が工
程上の主な制限となった。例えば、ゲートの長さが０．
１５ミクロンより小さい場合、ゲート酸化物は６０オン
グストロームとされ、それよりゲート酸化物が薄いと、
ゲートとドレイン間のオーバラップ地区において、ゲー
ト酸化物の崩壊を形成した。特に、ＤＲＡＭへの応用で
は、作業電圧がＶｃｃを超過する時、ワードライン（ゲ
ート極）が起動されうる。これがゲート酸化物の縮小化
を制限している。ＤＲＡＭでは漏電流を減少するために
基板上に偏圧Ｖｄｄを印加するが、Ｖｄｄが空乏層の幅
を拡大してショートチャネルデバイスのショートチャネ
ル効果を増すことになった。このため、ＤＲＡＭのゲー
トの長さは通常その他の同じ技術程度のデバイスより大
きく設けられている。
ど、半導体のリソグラフィー技術の発展は、デバイスの
縮小と電気回路密度の増加に目ざましい成功を遂げ、そ
れにより高密度、高性能のデバイスが得られるようにな
った。一般に伝統的な半導体基板上のＭＯＳ電界効果ト
ランジスタ構造は、図１に示されるように、場酸化層１
０、ソース１１、ドレイン１２、ゲート酸化物１３、ゲ
ート１４、ホットキャリア効果を克服する１．２ミクロ
ン以下の軽不純物拡散ドレイン（ＬＤＤ）構造１５、及
びゲート側壁スペーサ（ｓｉｄｅｗａｌｌ ｓｐａｃｅ
ｒ）１６を備えている。それ以前のトランジスタ構造
は、図２に示されるように、そのゲートとドレイン間に
あるオーバラップ（ｏｖｅｒｌａｐ）地区の電場が比較
的強く、操作時に容易に崩壊するほか、デバイスの不断
の縮小の下で、ショートチャネルのホットキャリア効果
を発生しやすく、このホットキャリアの一部の電子がゲ
ート酸化物に進入するか、或いはゲート酸化物とシリコ
ン結晶の介面に落ち込み、これら帯電ホットキャリアの
ゲート酸化物或いはその介面における存在がデバイス特
性（例えばスレショルド電圧）の変化を形成するほか、
部分的な正孔がｐ型井戸に収集されてソースを順向偏圧
として寄生バイポーラ（ｐａｒａｓｉｔｉｃ ｂｉｐｏ
ｌａｒ）を形成し、さらには電崩壊を形成した。一般に
は、図１に示されるように、軽不純物拡散ドレイン（Ｌ
ＤＤ）構造を利用して電場を低くしホットキャリアの発
生を減少する方法が採られている。しかしサブミクロン
以下の時には、ＬＤＤ構造は製作上の難しさを有してい
る。トランジスタのゲートの長さが０．２ミクロン以下
の時には、どのように薄いゲート酸化物を製造し且つ高
い電荷を界面上に累積するかは、パンチスルー効果が工
程上の主な制限となった。例えば、ゲートの長さが０．
１５ミクロンより小さい場合、ゲート酸化物は６０オン
グストロームとされ、それよりゲート酸化物が薄いと、
ゲートとドレイン間のオーバラップ地区において、ゲー
ト酸化物の崩壊を形成した。特に、ＤＲＡＭへの応用で
は、作業電圧がＶｃｃを超過する時、ワードライン（ゲ
ート極）が起動されうる。これがゲート酸化物の縮小化
を制限している。ＤＲＡＭでは漏電流を減少するために
基板上に偏圧Ｖｄｄを印加するが、Ｖｄｄが空乏層の幅
を拡大してショートチャネルデバイスのショートチャネ
ル効果を増すことになった。このため、ＤＲＡＭのゲー
トの長さは通常その他の同じ技術程度のデバイスより大
きく設けられている。
【０００３】
【発明が解決しようとする課題】本発明の課題は、チッ
プの長さが０．２５ミクロンより小さいトランジスタの
構造を提供することにある。
プの長さが０．２５ミクロンより小さいトランジスタの
構造を提供することにある。
【０００４】本発明の次の課題は、偏差のあるドレイ
ン、ソース構造を利用することにより、トランジスタの
ゲート付近の区域の高電場を低くすることにある。
ン、ソース構造を利用することにより、トランジスタの
ゲート付近の区域の高電場を低くすることにある。
【０００５】本発明の第３の課題は、偏差のあるドレイ
ン、ソースを利用したトランジスタ構造をＤＲＡＭ中に
応用することで、その素子の搭載密度（ｐａｃｋｉｎｇ
ｄｅｎｓｉｔｙ）を増すことにある。
ン、ソースを利用したトランジスタ構造をＤＲＡＭ中に
応用することで、その素子の搭載密度（ｐａｃｋｉｎｇ
ｄｅｎｓｉｔｙ）を増すことにある。
【０００６】
【課題を解決するための手段】請求項１の発明は、シリ
コン半導体基板上に形成される一種のトランジスタの構
造とされ、場酸化層とされ、該半導体基板表面に形成さ
れて主動区域を隔離するのに用いられるものと、ゲート
構造とされ、該主動区域中央に形成されゲート酸化物と
ポリシリコンのゲートよりなり、該ゲートは該ゲート酸
化物の上に位置するものと、絶縁側壁スペーサとされ、
該ゲート構造の側壁に形成されるものと、ドレインとソ
ースとされ、該場酸化層と該ゲートの間に形成され、該
ゲートと該ドレイン、該ゲートと該ソースはいずれもオ
ーバラップしないもの、以上を備えてなる、偏差のある
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造としている。
コン半導体基板上に形成される一種のトランジスタの構
造とされ、場酸化層とされ、該半導体基板表面に形成さ
れて主動区域を隔離するのに用いられるものと、ゲート
構造とされ、該主動区域中央に形成されゲート酸化物と
ポリシリコンのゲートよりなり、該ゲートは該ゲート酸
化物の上に位置するものと、絶縁側壁スペーサとされ、
該ゲート構造の側壁に形成されるものと、ドレインとソ
ースとされ、該場酸化層と該ゲートの間に形成され、該
ゲートと該ドレイン、該ゲートと該ソースはいずれもオ
ーバラップしないもの、以上を備えてなる、偏差のある
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造としている。
【０００７】請求項２の発明は、請求項１の偏差のある
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のソース、ドレ
インの断面は一つの階段状を呈する曲線とされ、ホット
キャリア効果を減少し、ゲート辺縁の高電場を低くする
のに用いられることを特徴とするものとしている。
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のソース、ドレ
インの断面は一つの階段状を呈する曲線とされ、ホット
キャリア効果を減少し、ゲート辺縁の高電場を低くする
のに用いられることを特徴とするものとしている。
【０００８】請求項３の発明は、請求項１の偏差のある
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のゲートは比較
的小さい長さを有して素子の搭載密度を増加するものと
される、トランジスタの構造としている。
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のゲートは比較
的小さい長さを有して素子の搭載密度を増加するものと
される、トランジスタの構造としている。
【０００９】請求項４の発明は、請求項１の偏差のある
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のソース、ドレ
インへのイオン注入は、側壁間隙形成後になされ、ゲー
トとソース及びゲートとドレインとの距離の形成する辺
縁電場が直列の電気抵抗を低くすることを特徴とする、
トランジスタの構造としている。
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のソース、ドレ
インへのイオン注入は、側壁間隙形成後になされ、ゲー
トとソース及びゲートとドレインとの距離の形成する辺
縁電場が直列の電気抵抗を低くすることを特徴とする、
トランジスタの構造としている。
【００１０】請求項５の発明は、請求項１の偏差のある
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、該構造は、比較的長い有効チ
ャネル長度を有して良好なパンチスルー効果の距離を提
供することを特徴とする、トランジスタの構造としてい
る。
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、該構造は、比較的長い有効チ
ャネル長度を有して良好なパンチスルー効果の距離を提
供することを特徴とする、トランジスタの構造としてい
る。
【００１１】請求項６の発明は、請求項１の偏差のある
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のシリコン基板
はｐ型とされ、上述のソースとドレインはいずれもｎ型
とされることを特徴とする、トランジスタの構造として
いる。
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のシリコン基板
はｐ型とされ、上述のソースとドレインはいずれもｎ型
とされることを特徴とする、トランジスタの構造として
いる。
【００１２】請求項７の発明は、請求項１の偏差のある
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のシリコン基板
はｎ型とされ、上述のソースとドレインはいずれもｐ型
とされることを特徴とする、トランジスタの構造として
いる。
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの構造とされ、その中、上述のシリコン基板
はｎ型とされ、上述のソースとドレインはいずれもｐ型
とされることを特徴とする、トランジスタの構造として
いる。
【００１３】請求項８の発明は、一種のトランジスタの
製造方法であり、ｐ型或いはｎ型シリコン半導体基板上
に主動区域を隔離する場酸化層２０を形成し、上記主動
区域の表面のシリコンを酸化して二酸化ケイ素となし、
ポリシリコン層を堆積し、リソグラフィー技術を用いて
ＭＯＳゲートのパターンを定義し、エッチングしてＭＯ
Ｓのゲート２２を製造した後、マスクを除去し、二酸化
ケイ素層を堆積して、非等向反応性エッチング（ａｎｉ
ｓｏｔｒｏｐｉｃ ＲＩＥ ｅｔｃｈｉｎｇ）によりゲ
ート側壁の絶縁のゲート側壁スペーサ２３を形成し、ゲ
ート２２とゲート側壁スペーサ２３の間隙の構成する構
造を利用し、ソース２４とドレイン２５の不純物拡散を
進行し、ソース２４とドレイン２５の断面を一つの階段
状を呈する曲線としてホットキャリア効果の減少に用い
る、以上のステップよりなる、偏差のあるドレインとソ
ースを利用した０．２５ミクロン以下のトランジスタの
製造方法としている。
製造方法であり、ｐ型或いはｎ型シリコン半導体基板上
に主動区域を隔離する場酸化層２０を形成し、上記主動
区域の表面のシリコンを酸化して二酸化ケイ素となし、
ポリシリコン層を堆積し、リソグラフィー技術を用いて
ＭＯＳゲートのパターンを定義し、エッチングしてＭＯ
Ｓのゲート２２を製造した後、マスクを除去し、二酸化
ケイ素層を堆積して、非等向反応性エッチング（ａｎｉ
ｓｏｔｒｏｐｉｃ ＲＩＥ ｅｔｃｈｉｎｇ）によりゲ
ート側壁の絶縁のゲート側壁スペーサ２３を形成し、ゲ
ート２２とゲート側壁スペーサ２３の間隙の構成する構
造を利用し、ソース２４とドレイン２５の不純物拡散を
進行し、ソース２４とドレイン２５の断面を一つの階段
状を呈する曲線としてホットキャリア効果の減少に用い
る、以上のステップよりなる、偏差のあるドレインとソ
ースを利用した０．２５ミクロン以下のトランジスタの
製造方法としている。
【００１４】請求項９の発明は、請求項８の偏差のある
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの製造方法であり、その中、ソース２４とド
レイン２５の断面を一つの階段状を呈する曲線とするに
は、二つのイオン注入ステップを利用して完成し、その
中、第１ステップでは、高剤量の砒素イオンを注入し、
第２ステップでは、リンイオンを注入して軽度に拡散さ
せることを特徴とする、製造方法としている。
ドレインとソースを利用した０．２５ミクロン以下のト
ランジスタの製造方法であり、その中、ソース２４とド
レイン２５の断面を一つの階段状を呈する曲線とするに
は、二つのイオン注入ステップを利用して完成し、その
中、第１ステップでは、高剤量の砒素イオンを注入し、
第２ステップでは、リンイオンを注入して軽度に拡散さ
せることを特徴とする、製造方法としている。
【００１５】請求項１０の発明は、請求項９の偏差のあ
るドレインとソースを利用した０．２５ミクロン以下の
トランジスタの製造方法であり、その中、第１ステップ
での砒素イオンの注入剤量は３Ｅ１５ａｔｏｍｓ／ｃｍ
２とされ、第２ステップでのリンイオンの注入剤量は、
３Ｅ１３ａｔｏｍｓ／ｃｍ２とされる、製造方法として
いる。
るドレインとソースを利用した０．２５ミクロン以下の
トランジスタの製造方法であり、その中、第１ステップ
での砒素イオンの注入剤量は３Ｅ１５ａｔｏｍｓ／ｃｍ
２とされ、第２ステップでのリンイオンの注入剤量は、
３Ｅ１３ａｔｏｍｓ／ｃｍ２とされる、製造方法として
いる。
【００１６】
【発明の実施の形態】本発明の０．２５ミクロンより小
さいトランジスタ構造は、偏差のあるドレイン、ソース
構造を利用し、ゲート付近の高電場を低くし、側壁スペ
ーサ（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）を小さくし
て、ゲートとドレイン、ソース間の偏差距離を大きくな
らないようにし、ゲートの誘電値を小さくし、辺縁の電
場に直列の電気抵抗を低くさせる。
さいトランジスタ構造は、偏差のあるドレイン、ソース
構造を利用し、ゲート付近の高電場を低くし、側壁スペ
ーサ（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）を小さくし
て、ゲートとドレイン、ソース間の偏差距離を大きくな
らないようにし、ゲートの誘電値を小さくし、辺縁の電
場に直列の電気抵抗を低くさせる。
【００１７】本発明の製造プロセスは、シリコン半導体
基板上に主動区域を隔離する場酸化層を形成し、主動区
域表面のシリコンを酸化して二酸化ケイ素となし、ゲー
ト酸化物の製造に利用し、続いて、化学気相成長法を用
いてポリシリコン層を堆積し、その後、上述のポリシリ
コン層にイオン注入を行い、リソグラフィー技術を利用
してＭＯＳゲートのパターンを定義し、エッチングして
ＭＯＳゲートを製造し、その後、マスクを除去し、次
に、一層の薄い二酸化ケイ素層を堆積して全体のチップ
上を覆い、非等向反応性エッチング（ａｎｉｓｏｔｒｏ
ｐｉｃ ＲＩＥｅｔｃｈｉｎｇ）を以てゲート側壁スペ
ーサを製造し、必要な側壁スペーサは大きくない（約７
００〜１０００オングストローム）ので、直接ゲートを
酸化して得られ、ゲートとゲート側壁スペーサの構成す
る構造を利用し、ソースとドレインの不純物導入を進行
し、最後に本発明のトランジスタの構造を完成する。
基板上に主動区域を隔離する場酸化層を形成し、主動区
域表面のシリコンを酸化して二酸化ケイ素となし、ゲー
ト酸化物の製造に利用し、続いて、化学気相成長法を用
いてポリシリコン層を堆積し、その後、上述のポリシリ
コン層にイオン注入を行い、リソグラフィー技術を利用
してＭＯＳゲートのパターンを定義し、エッチングして
ＭＯＳゲートを製造し、その後、マスクを除去し、次
に、一層の薄い二酸化ケイ素層を堆積して全体のチップ
上を覆い、非等向反応性エッチング（ａｎｉｓｏｔｒｏ
ｐｉｃ ＲＩＥｅｔｃｈｉｎｇ）を以てゲート側壁スペ
ーサを製造し、必要な側壁スペーサは大きくない（約７
００〜１０００オングストローム）ので、直接ゲートを
酸化して得られ、ゲートとゲート側壁スペーサの構成す
る構造を利用し、ソースとドレインの不純物導入を進行
し、最後に本発明のトランジスタの構造を完成する。
【００１８】本発明の構造は、ゲートとオーバラップせ
ず、偏差のあるドレイン、ソース構造を有し、且つその
断面は一つの段を有する曲線の構造とされてチップの長
さが０．２５ミクロンより小さいトランジスタに応用可
能であることを特徴とする。
ず、偏差のあるドレイン、ソース構造を有し、且つその
断面は一つの段を有する曲線の構造とされてチップの長
さが０．２５ミクロンより小さいトランジスタに応用可
能であることを特徴とする。
【００１９】
【実施例】高密度、高性能のデバイスを得るために、Ｍ
ＯＳトランジスタはすでにサブミクロンの長さの範囲に
発展している。デバイスの不断の縮小の下でのショート
チャネルのホットキャリア効果の発生、及びチップの長
さが０．２５ミクロン以下のトランジスタの製造におい
て、ゲートの長さが０．２５ミクロン以下となるため、
軽不純物拡散ドレイン（ＬＤＤ）構造を形成中に形成さ
れる側壁スペーサはさらに小さくなり、また、ゲートと
ドレイン間のオーバラップ地域の形成する電場の比較的
強い区域は操作時に容易に崩壊し、０．１５ミクロン以
下の時には、ゲート酸化物は約６０オングストロームと
され、それより薄いとさらに容易にゲート酸化物の崩壊
を招いた。
ＯＳトランジスタはすでにサブミクロンの長さの範囲に
発展している。デバイスの不断の縮小の下でのショート
チャネルのホットキャリア効果の発生、及びチップの長
さが０．２５ミクロン以下のトランジスタの製造におい
て、ゲートの長さが０．２５ミクロン以下となるため、
軽不純物拡散ドレイン（ＬＤＤ）構造を形成中に形成さ
れる側壁スペーサはさらに小さくなり、また、ゲートと
ドレイン間のオーバラップ地域の形成する電場の比較的
強い区域は操作時に容易に崩壊し、０．１５ミクロン以
下の時には、ゲート酸化物は約６０オングストロームと
され、それより薄いとさらに容易にゲート酸化物の崩壊
を招いた。
【００２０】本発明は偏差のあるドレイン、ソースを有
するトランジスタをｐ型或いはｎ型シリコン半導体基板
上に成長させた構造であり、それは、場酸化層２０、ゲ
ート酸化物２１、ゲート２２、ゲート側壁スペーサ２
３、ソース２４及びドレイン２５を有する。本発明のト
ランジスタの構造の主な特徴は、図７に示されるよう
に、ゲート２２とオーバラップせず偏差のあるドレイン
２５、ソース２４を有し、且つその断面が一つの段を有
する曲線とされることである。本発明の構造は、半導体
基板表面に主動区域を区画する目的で形成された二酸化
ケイ素の場酸化層２０と、場酸化層２０の間の主動区を
有し、主動区の中央の、ゲート酸化物２１とその上の濃
不純物拡散ｎ型ポリシリコンのゲート２２、ゲート構造
の横のゲート側壁スペーサ２３、場酸化層２０とゲート
２２の間のドレイン２５とソース２４よりなり、ソース
２４とゲート２２はオーバラップせず、且つ偏差を有
し、この偏差の距離によりゲート側壁スペーサ２３の大
きさが決定されることを特徴としている。
するトランジスタをｐ型或いはｎ型シリコン半導体基板
上に成長させた構造であり、それは、場酸化層２０、ゲ
ート酸化物２１、ゲート２２、ゲート側壁スペーサ２
３、ソース２４及びドレイン２５を有する。本発明のト
ランジスタの構造の主な特徴は、図７に示されるよう
に、ゲート２２とオーバラップせず偏差のあるドレイン
２５、ソース２４を有し、且つその断面が一つの段を有
する曲線とされることである。本発明の構造は、半導体
基板表面に主動区域を区画する目的で形成された二酸化
ケイ素の場酸化層２０と、場酸化層２０の間の主動区を
有し、主動区の中央の、ゲート酸化物２１とその上の濃
不純物拡散ｎ型ポリシリコンのゲート２２、ゲート構造
の横のゲート側壁スペーサ２３、場酸化層２０とゲート
２２の間のドレイン２５とソース２４よりなり、ソース
２４とゲート２２はオーバラップせず、且つ偏差を有
し、この偏差の距離によりゲート側壁スペーサ２３の大
きさが決定されることを特徴としている。
【００２１】本発明の、偏差を有するドレイン２５、ソ
ース２４を有する０．２５ミクロン以下のトランジスタ
の構造において、上述したように、ドレイン２５とソー
ス２４は、ゲート２２とオーバラップせず、且つある距
離の偏差を有し、一つの階段状を呈する曲線の断面を有
し、ゲート２２辺縁の高電場を低くする。パンチスルー
効果に対しては、それは相対的に比較的長い有効チャネ
ル長度を提供するため、比較的高い素子の搭載密度（ｐ
ａｃｋｉｎｇ ｄｅｎｓｉｔｙ）を提供することができ
る。このほか、０．２ミクロンより小さいデバイスに対
しては、本発明の構造中のゲート側壁スペーサ２３は十
分に小さく、且つゲート２２とドレイン２５、ソース２
４間の偏差の距離は大きくないため、ゲート２２が非常
に小さい時のゲート酸化物２１が比較的薄く（０．２５
ミクロンより小さい）、辺縁の電場が直列の電気抵抗を
低くできる。
ース２４を有する０．２５ミクロン以下のトランジスタ
の構造において、上述したように、ドレイン２５とソー
ス２４は、ゲート２２とオーバラップせず、且つある距
離の偏差を有し、一つの階段状を呈する曲線の断面を有
し、ゲート２２辺縁の高電場を低くする。パンチスルー
効果に対しては、それは相対的に比較的長い有効チャネ
ル長度を提供するため、比較的高い素子の搭載密度（ｐ
ａｃｋｉｎｇ ｄｅｎｓｉｔｙ）を提供することができ
る。このほか、０．２ミクロンより小さいデバイスに対
しては、本発明の構造中のゲート側壁スペーサ２３は十
分に小さく、且つゲート２２とドレイン２５、ソース２
４間の偏差の距離は大きくないため、ゲート２２が非常
に小さい時のゲート酸化物２１が比較的薄く（０．２５
ミクロンより小さい）、辺縁の電場が直列の電気抵抗を
低くできる。
【００２２】本発明の製造方法は以下のとおりである。
即ち、ｐ型或いはｎ型シリコン半導体基板上に熱酸化に
より主動区域を隔離する場酸化層２０を形成し、続い
て、主動区域の表面のシリコンを酸化して二酸化ケイ素
となす。それから、ポリシリコン層を堆積し、リソグラ
フィー技術を用いてＭＯＳゲートのパターンを定義し、
エッチングしてＭＯＳのゲート２２を製造した後、マス
クを除去してゲート構造を形成する（図３に示すとお
り）。それから二酸化ケイ素を堆積して、非等向反応性
エツチング（ａｎｉｓｏｔｒｏｐｉｃ ＲＩＥ ｅｔｃ
ｈｉｎｇ）によりゲート側壁の絶縁体を残し、ゲート側
壁スペーサ２３を形成する（図４参照）。ゲート２２と
ゲート側壁スペーサ２３より構成された構造を利用し、
ソース２４とドレイン２５の不純物拡散を進行する。以
上により、ソース２４とドレイン２５の断面は一つの階
段状を呈する曲線とされてホットキャリア効果の減少に
用いられる。ソース２４とドレイン２５の不純物拡散に
ついて、ｎ型ＭＯＳ電界効果トランジスタを例として説
明すると、ソース２４とドレイン２５は二つのイオン注
入ステップを利用して完成し、その中、第１ステップで
は図５に示されるように、砒素イオンを注入し、その注
入剤量は３Ｅ１５ａｔｏｍｓ／ｃｍ２とし、第２ステッ
プでは図６に示されるように、リンイオンを軽度に但し
高エネルギーを以て打ち込み、その注入剤量は３Ｅ１３
ａｔｏｍｓ／ｃｍ２とする。その後、低温製造プロセス
を利用して金属導線とトランジスタ間に置かれた絶縁層
が、前述のステップでイオン注入された区域をゲートと
オーバラップさせない。完成した本発明の、ゲート２２
とオーバラップせず且つ偏差を有するドレイン２５とソ
ース２４を有するトランジスタ構造は０．２５ミクロン
以下のトランジスタに応用される（図７参照）。
即ち、ｐ型或いはｎ型シリコン半導体基板上に熱酸化に
より主動区域を隔離する場酸化層２０を形成し、続い
て、主動区域の表面のシリコンを酸化して二酸化ケイ素
となす。それから、ポリシリコン層を堆積し、リソグラ
フィー技術を用いてＭＯＳゲートのパターンを定義し、
エッチングしてＭＯＳのゲート２２を製造した後、マス
クを除去してゲート構造を形成する（図３に示すとお
り）。それから二酸化ケイ素を堆積して、非等向反応性
エツチング（ａｎｉｓｏｔｒｏｐｉｃ ＲＩＥ ｅｔｃ
ｈｉｎｇ）によりゲート側壁の絶縁体を残し、ゲート側
壁スペーサ２３を形成する（図４参照）。ゲート２２と
ゲート側壁スペーサ２３より構成された構造を利用し、
ソース２４とドレイン２５の不純物拡散を進行する。以
上により、ソース２４とドレイン２５の断面は一つの階
段状を呈する曲線とされてホットキャリア効果の減少に
用いられる。ソース２４とドレイン２５の不純物拡散に
ついて、ｎ型ＭＯＳ電界効果トランジスタを例として説
明すると、ソース２４とドレイン２５は二つのイオン注
入ステップを利用して完成し、その中、第１ステップで
は図５に示されるように、砒素イオンを注入し、その注
入剤量は３Ｅ１５ａｔｏｍｓ／ｃｍ２とし、第２ステッ
プでは図６に示されるように、リンイオンを軽度に但し
高エネルギーを以て打ち込み、その注入剤量は３Ｅ１３
ａｔｏｍｓ／ｃｍ２とする。その後、低温製造プロセス
を利用して金属導線とトランジスタ間に置かれた絶縁層
が、前述のステップでイオン注入された区域をゲートと
オーバラップさせない。完成した本発明の、ゲート２２
とオーバラップせず且つ偏差を有するドレイン２５とソ
ース２４を有するトランジスタ構造は０．２５ミクロン
以下のトランジスタに応用される（図７参照）。
【００２３】
【発明の効果】本発明は、偏差のあるドレイン、ソース
を有するトランジスタ構造を利用してゲートとドレイン
極間の電場を０．２５ミクロンより小さくする技術を提
供するものである。本発明の構造は、軽度不純物導入ド
レイン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ：Ｌ
ＤＤ）を用いず、高電場を低くする目的を達成するもの
であり、該構造は、半導体基板表面に形成され主動区域
を隔離するのに用いられる場酸化区、該主動区中央に形
成されゲート酸化物とポリシリコンゲートよりなり、該
ポリシリコンゲートは該ゲート酸化物上に位置する、ゲ
ート構造と、該ゲート構造の側壁に形成される絶縁ウォ
ールスペーサと、場酸化区とゲートの間に形成されるド
レインとソースで、該ゲートはドレイン、ソースのいず
れともオーバーラップせず、ゲート及びソースの断面は
一段を有する曲線とされ、以てホットキャリア効果を減
少し、ゲート周囲の高電場を低くするのに用いられる。
を有するトランジスタ構造を利用してゲートとドレイン
極間の電場を０．２５ミクロンより小さくする技術を提
供するものである。本発明の構造は、軽度不純物導入ド
レイン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ：Ｌ
ＤＤ）を用いず、高電場を低くする目的を達成するもの
であり、該構造は、半導体基板表面に形成され主動区域
を隔離するのに用いられる場酸化区、該主動区中央に形
成されゲート酸化物とポリシリコンゲートよりなり、該
ポリシリコンゲートは該ゲート酸化物上に位置する、ゲ
ート構造と、該ゲート構造の側壁に形成される絶縁ウォ
ールスペーサと、場酸化区とゲートの間に形成されるド
レインとソースで、該ゲートはドレイン、ソースのいず
れともオーバーラップせず、ゲート及びソースの断面は
一段を有する曲線とされ、以てホットキャリア効果を減
少し、ゲート周囲の高電場を低くするのに用いられる。
【図１】伝統的なトランジスタ構造の断面図である。
【図２】伝統的なトランジスタ中のゲートとドレインの
オーバラップを示す断面図である。
オーバラップを示す断面図である。
【図３】本発明のトランジスタ構造の製造プロセスを示
す断面図である。
す断面図である。
【図４】本発明のトランジスタ構造の製造プロセスを示
す断面図である。
す断面図である。
【図５】本発明のトランジスタ構造の製造プロセスを示
す断面図である。
す断面図である。
【図６】本発明のトランジスタ構造の製造プロセスを示
す断面図である。
す断面図である。
【図７】本発明のトランジスタ構造の製造プロセスを示
す断面図である。
す断面図である。
１０・・・場酸化層 １１・・・ソース １２・・・ド
レイン １３・・・ゲート酸化物 １４・・・ゲート １６・・
・ゲート側壁スペーサ ２０・・・場酸化層 ２１・・・ゲート酸化物 ２２・
・・ゲート ２３・・・ゲート側壁スペーサ ２４・・・ソース ２
５・・・ドレイン
レイン １３・・・ゲート酸化物 １４・・・ゲート １６・・
・ゲート側壁スペーサ ２０・・・場酸化層 ２１・・・ゲート酸化物 ２２・
・・ゲート ２３・・・ゲート側壁スペーサ ２４・・・ソース ２
５・・・ドレイン
Claims (10)
- 【請求項１】 シリコン半導体基板上に形成される一種
のトランジスタの構造とされ、 場酸化層とされ、該半導体基板表面に形成されて主動区
域を隔離するのに用いられるものと、 ゲート構造とされ、該主動区域中央に形成されゲート酸
化物とポリシリコンのゲートよりなり、該ゲートは該ゲ
ート酸化物の上に位置するものと、 絶縁側壁スペーサとされ、該ゲート構造の側壁に形成さ
れるものと、 ドレインとソースとされ、該場酸化層と該ゲートの間に
形成され、該ゲートと該ドレイン、該ゲートと該ソース
はいずれもオーバラップしないもの、 以上を備えてなる、偏差のあるドレインとソースを利用
した０．２５ミクロン以下のトランジスタの構造。 - 【請求項２】 請求項１の偏差のあるドレインとソース
を利用した０．２５ミクロン以下のトランジスタの構造
とされ、その中、上述のソース、ドレインの断面は一つ
の階段状を呈する曲線とされ、ホットキャリア効果を減
少し、ゲート辺縁の高電場を低くするのに用いられるこ
とを特徴とする、トランジスタの構造。 - 【請求項３】 請求項１の偏差のあるドレインとソース
を利用した０．２５ミクロン以下のトランジスタの構造
とされ、その中、上述のゲートは比較的小さい長さを有
して素子の搭載密度を増加するものとされる、トランジ
スタの構造。 - 【請求項４】 請求項１の偏差のあるドレインとソース
を利用した０．２５ミクロン以下のトランジスタの構造
とされ、その中、上述のソース、ドレインへのイオン注
入は、側壁間隙形成後になされ、ゲートとソース及びゲ
ートとドレインとの距離の形成する辺縁電場が直列の電
気抵抗を低くすることを特徴とする、トランジスタの構
造。 - 【請求項５】 請求項１の偏差のあるドレインとソース
を利用した０．２５ミクロン以下のトランジスタの構造
とされ、該構造は、比較的長い有効チャネル長度を有し
て良好なパンチスルー効果の距離を提供することを特徴
とする、トランジスタの構造。 - 【請求項６】 請求項１の偏差のあるドレインとソース
を利用した０．２５ミクロン以下のトランジスタの構造
とされ、その中、上述のシリコン基板はｐ型とされ、上
述のソースとドレインはいずれもｎ型とされることを特
徴とする、トランジスタの構造。 - 【請求項７】 請求項１の偏差のあるドレインとソース
を利用した０．２５ミクロン以下のトランジスタの構造
とされ、その中、上述のシリコン基板はｎ型とされ、上
述のソースとドレインはいずれもｐ型とされることを特
徴とする、トランジスタの構造。 - 【請求項８】 一種のトランジスタの製造方法であり、 ｐ型或いはｎ型シリコン半導体基板上に主動区域を隔離
する場酸化層２０を形成し、 上記主動区域の表面のシリコンを酸化して二酸化ケイ素
となし、 ポリシリコン層を堆積し、 リソグラフィー技術を用いてＭＯＳゲートのパターンを
定義し、エッチングしてＭＯＳのゲート２２を製造した
後、マスクを除去し、 二酸化ケイ素層を堆積して、非等向反応性エッチング
（ａｎｉｓｏｔｒｏｐｉｃ ＲＩＥ ｅｔｃｈｉｎｇ）
によりゲート側壁の絶縁のゲート側壁スペーサ２３を形
成し、 ゲート２２とゲート側壁スペーサ２３の間隙の構成する
構造を利用し、ソース２４とドレイン２５の不純物拡散
を進行し、ソース２４とドレイン２５の断面を一つの階
段状を呈する曲線としてホットキャリア効果の減少に用
いる、 以上のステップよりなる、偏差のあるドレインとソース
を利用した０．２５ミクロン以下のトランジスタの製造
方法。 - 【請求項９】 請求項８の偏差のあるドレインとソース
を利用した０．２５ミクロン以下のトランジスタの製造
方法であり、その中、ソース２４とドレイン２５の断面
を一つの階段状を呈する曲線とするには、二つのイオン
注入ステップを利用して完成し、その中、第１ステップ
では、高剤量の砒素イオンを注入し、第２ステップで
は、リンイオンを注入して軽度に拡散させることを特徴
とする、製造方法。 - 【請求項１０】 請求項９の偏差のあるドレインとソー
スを利用した０．２５ミクロン以下のトランジスタの製
造方法であり、その中、第１ステップでの砒素イオンの
注入剤量は３Ｅ１５ａｔｏｍｓ／ｃｍ２とされ、第２ス
テップでのリンイオンの注入剤量は、３Ｅ１３ａｔｏｍ
ｓ／ｃｍ２とされる、製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16654196A JPH09321301A (ja) | 1996-05-24 | 1996-05-24 | 偏差のあるドレインとソースを利用した０．２５ミクロン以下のトランジスタの構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16654196A JPH09321301A (ja) | 1996-05-24 | 1996-05-24 | 偏差のあるドレインとソースを利用した０．２５ミクロン以下のトランジスタの構造及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321301A true JPH09321301A (ja) | 1997-12-12 |
Family
ID=15833198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16654196A Pending JPH09321301A (ja) | 1996-05-24 | 1996-05-24 | 偏差のあるドレインとソースを利用した０．２５ミクロン以下のトランジスタの構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321301A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181062A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
-
1996
- 1996-05-24 JP JP16654196A patent/JPH09321301A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181062A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990427 |