JPS59181062A - Ｍｏｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ＭＯ８型半導体装置の製造方法に係わり、特
に多数のＭＯＳ　）ランジスタを高集積化してなるＭＯ
８型半導体装置の製造方法に関する。

〔発明の技術的背景とその問題点〕

近時、ＩＣ−？ＬＳＩ等の半導体装置は、益々高集黄化
及び高密度化される傾向にある。例えば、ＭＯ８半導体
メモリにあっては、現在６４　Ｋ　ｂｉｔダイナミック
ＲＡＭ　’ｉ高集積化の頂点として量産段階にあシ、今
後２５６ＫｂｉｔダイナミツクＲＡＭさらにはＩＭｂｉ
ｔダイナミックＲＡＭへと高集積化が押し進められてい
くのは疑いないことである。

ところで、半導体装置の高集積化を妨げる要因として問
題となるのは微細加工技術であり、特にトランジスタを
形成する各層どうしの重ね合わせ精度が半導体基板上の
単位面積当シの素子数の増加を減少させる原因になって
いる。したがって、重ね合わせ精度を完全に正確に決定
できれば、換言すれば各層毎に重ね合わせずれを考慮に
入れずに各素子の配置を決定することができれば、よシ
一層の高集積化が達成される。

この意味で現在性なわれている代表的技術として、ポリ
シリコンゲートによるチャネル長のセルファライン技術
がある。これは、第１図（、）にＭＯＳ　）ランジスタ
の平面図を、第１図（ｂ）に同図（、）の矢視Ｌ−Ｌ断
面図を示す如く、選択酸化法で素子分離領域に酸化膜を
形成することによシ素子形成領域間を絶縁分離し、素子
形成領域上にダート酸化膜を介してポリシリコンゲート
電極を形成し、この上から基板と逆の導電型を与える不
純物をイオン注入或いは拡散してソース・ドレイン領域
を形成する方法である。なお、図中１はＳｔ基板、２は
素子分離用酸化膜、３は反転防止層、４はダート酸化膜
、５はダート電極、６．２はソース・ドレイン領域、８
は層間絶縁膜、９は酸銀用Ａｔ膜をそれぞれ示している
。この方法では、ダート電極５の下には不純物が導入さ
れないのでこの部分がチャネル領域となシ、ダート電極
位置に自己整合されてソース・ドレインが形成されるた
め、ダート電極５、ソース６及びドレイン７との位置ず
れが生じることがない。したがって、この分だけ高集化
がはかれるわけである。

しかしながら、この種の方法にあっては次のような問題
があった。すなわち、上記方法で作製されたＭＯＳ　）
ランジスタにあっては、素子分離用酸化膜２の下に基板
１と同導電型を与える不純物をドーピングしてなる反転
防止層３と、素子形成領域に基板１と逆導電型を与える
不純物をドーピングしてなるソース・ドレイン領域６．
７とがＡ部分で接することになる。両者の不純物密度は
反転防止層３で１　ｘ　１０１７〔ｍ−３１程度、ソー
ス・ドレイン６．７で５　Ｘ　１０”　［ｃｗ−３：］
程度であシ、両側とも不純物濃度の高いＰ、Ｎ接合とな
ってしまう。このため、Ａ部分での空乏層厚みは０．１
［μｍ〕程度と非常に薄くなシ、一方１第１図（ｂ）に
示す平坦部（Ｃ部分）の空乏層厚みは高抵抗基板を用い
ることによシ１〔μｍ〕程度以上とすることができるの
で、Ａ部分の接合容量は平坦部のＣ部分に比べて数倍以
上にもっている。

以下、上記問題’ｅ　ＭＯＳダイナミックメモリを例に
とシ説明する。＠２図は、現在使われている一般的なＭ
ＯＳダイナミックメモリの構造を説明するためのもので
、Ａｔビット？’＆２１−ｑ用いたフォールデッドビッ
トライン方式のメモリセル部分の平面構造を示している
。ここで、２２はトランスファーゲートのダート電極と
なるワーーＰ線であり、２３はセルキャパシタ、２４は
セルキャノ’？シタ２３の電極を形成する１層目ポリシ
リコンの窓である。

セルキャパシタ２３に蓄えられた電荷はトランスファー
グートラ通してビットね２１に伝えられるが、この際ビ
ット線電位の変化を大きくしセンスアンプに大きな信号
を大刀するためには、ビット線２ノの浮遊容量ＣＢに対
してセルキャパシタ２３の容量ＣＢを大きくすることが
望捷しい。

ビット線２１の浮遊容量ＣＢは、トランスファーダート
のドレイン部分２５の接合容ｔｃ及びゲ−トとドレイン
との間のキャパシタンスｃ５、その化ダートとビット線
、キャパシタ電極とビット線との間のキャｉ＜’シタン
ス等で定まる。この中で、Ｃ８及びＣｂ以外は各層間絶
縁膜厚を大きくすることで小さなキャパシタンスとする
ことができるが、ＣａとＣｂとについてはプロセス工程
によ）決定され小さな値にすることが難しい。

したがってＣ＆及びＣ６の容量にょシビット線容量が決
定され、Ｃ８が一定とすればセンスアンプの感度を決め
るＣ　８／ＣＢ値はほとんどＣ及びｃｂの値によって決
まることになってしまう。っまシ、センスアンプ感度を
上げるにはＣ及びＣ１の値をできるだけ小さくすること
が望ましい。

ここで、トランスファーグツトのドレイン部分の接合容
ｉｔｃの大部分は、前記した通シ素子分離領域端とドレ
インとの接合容量で決まっており、シたがってこれを小
さくすることによりセンスアンプ感度を向上させること
ができる。

またＣｂは第１図（ａ）　、　（ｂ）に示すＢ領域での
ケ８−ト下へのソース・ドレイン領域の横方内拡がシ部
とダートとのキャノぐシタンスであシ、これも小さくす
ることが望ましい。以上はＭＯＳダイナミックメモリの
セル部についてであるが、上記のことは一般の集積回路
についても云えることであシ、ソース・ドレインの浮遊
量はフィールド端との接合容量で決まシ、これを減少さ
せれば回路特性が著しく向上される。

しかし、現在の選択酸化法による素子分離技術とゲート
ポリシリコンのセルファライン技術とを用いる限シ、フ
ィールド領域端での接合容量の増加は避けられない〇 〔発明の目的〕 本発明の目的は、ＭＯＳトランジスタの素子分離領域端
におけるソース・ドレイン領域と基板との接合容量を著
しく低減することができ、かつソース・ドレイン領域と
ケ８−トとの容量も同時に低減することができ、素子の
微細化及び高集積化に寄与し得るＭＯ８型半導体装置の
製造方法を提供することにある。

〔発明の概要〕

本発明の骨子は、素子分離領域にＣＶＤ　−Ｓ　ｉ　Ｏ
２膜等の絶縁膜を埋めこむ素子分離法（ＢＯＸ法）を用
い、このフィールド絶縁膜を基板表面よシ高く埋込み、
かつ後に形成されるダート電極と基板表面との段差よシ
も素子分離用絶縁膜と基板表面との断差を太きく形成し
、各段差側壁部に該段差の大きさに比例する幅の絶縁膜
をセルファラインで形成し、その後ソース・ドレイン形
成のだめの不純物のドーピング全行い、不純物層がダー
ト電極端下には接し、反転防止層には接しないようにす
ることにある。

すなわち本発明は、ＭＯ８型半導体装置を製造する方法
において、半導体基板の素子分離領域を選択エツチング
して溝部を形成したのち、この溝部に基板と同導電型を
与える不純物をドーピングして反転防止層を形成し、次
いで上記溝部に第１の絶縁膜を埋め込み、かつ該絶縁膜
上面を基板表面よシ高く形成し、次いで基板の素子形成
領域上にダート絶縁膜全弁してダート電極を選択形成し
、かつ該電極上面と基板表面との段差を上記第１の絶縁
膜と基板表面との段差よシ小さく形成し、次いで上記各
段差の側壁部に第２の絶縁膜をセルファラインで形成し
、しかるのち、上記祇１及び第２の絶縁膜をマスクとし
て用い基板表面に該基板と逆導電型を与える不純物ラド
−ピングしてソース・ドレイン領域を形成するようにし
た方法である。

〔発明の効果〕

本発明によれば、素子分離用絶縁膜及びダート電極の段
差側壁部に形成した絶縁膜全マスクとして、ソース・ド
レイン形成のための不純物ドーピングを行うため、ソー
ス・ドレイント反転防止層ξの接触を防止することがで
き、素子分離領域端におけるソース・ドレインと基板と
の接合容量ヲ著しく低減させることができる。

したがって、ソース或いはドレインに接続される回路の
ノードの浮遊容量が減少し、高速な信号応答が可能とな
シ、回路の動作速度の著しい向上に役立つ。また、ダイ
ナミックメモリにおいては、センスアンプの感度向上に
役立つ。さらに、センスアンプ感度を一定に保つように
すれば、ビット線の浮遊容量が減少した分だけ、セルキ
ャノクシタの容量も減少させることができ、したがって
より小さなセル面積で従来と同等の莱積度が達成でき、
チップ面積を減少化をはかシ得る。チップ面積が減少す
れば、基板１枚当シから製産されるチップ数が増加し、
チップ当シの製造コストが減少する利点がある。また、
素子分離領域端での接合容量の減少と同時にダート下へ
のソース・ドレイン領域の横方向しみ出しの効果をなく
すことができるため、ダートとソース・ドレインとのダ
ート酸化膜を介したキャパシタンスも減少させることが
でき、上記と同様回路の高速化及びセンスアンプ感度の
向上の利点の他、ダート下への不純物の横方向しみ出し
のために実効的なチャネル長がダート長よシ減少する、
所謂短チヤネル効果も抑制し得る等の利点がある。

また、ンー７・ドレインのコンタクト位置が、ダート電
極と素子分離用絶縁膜との位置及びこれらの段差によシ
決定されるため、コンタクトホール形成のための写真蝕
刻法を行なう必要がない。したがって、コンタクト位置
が、ソース・ドレイン領域内でずれることを考えて、該
領域内の小さな面積でコンタクトラ形成する必要がない
ために、コンタクト面積を犬きくすることができ、さら
にコンタクト抵抗を低くすることができるので、回路動
作の遅延を防ぐことができる。さらに、素子分離領域の
絶縁膜の高さが素子形成領域よシも高いため、素子分離
領域上のダート電極からチャネルの素子分離領域端へダ
ート電界が集中するために起る逆１０−チャネル効果（
しきい値電圧■１がチャネル幅を減少するにしたがい減
少する効果）をなくすことができる。

〔発明の実施例〕

第３図（、）〜（ｎ）は本発明の一実施例に係わるＭＯ
Ｓ　）ランジスタ製造工程を示す断面図である。

まず、第３図（ａ）に示す如く比抵抗５〜５０〔Ω憫〕
のＰ型（１００）Ｓｉ基板３１全用意し、この基板３１
上の素子形成領域をレジスト３２で被覆した。次いで、
ＣＦ４全４全含電ガスを利用した反応性イオンエツチン
グ法を用い、第３図（ｂ）に示す如くレジスト３２をマ
スクとして基板３１を選択エツチングし、素子分離領域
（フィールド領域）に５０００〜１ｏｏｏｏ［Ｘ：］深
さの丙を形成した。続いて、基板３１の溝部に基板３１
と同導電Ｗｋ与える不純物をイオン注入によυ導入し、
フィールド反転防止層３３を形成した。

次いで、レジスト３２を除去したのち、第３図（ｃ）に
示す如（ＣＶＤ　−８１０２膜（第１の絶縁膜）３４を
フィールド領域の溝深さと同程度被着した。続いて、第
３図（ｄ）に示す如く全面にレジスタ３５を塗布したの
ち、フィールド領域上のみにレジスト３５が残るように
レジスト３５をノやターニングした。次いで、第３図（
ｅ）に示す如く全面にレジスト３６を塗布し表面を平坦
化したのちルジスト３５．３６及びＣＶＤ−８ｉ　Ｏ２
膜３４のエツチング速度が等しくなる条件で反応性イオ
ンエツチング全行ない、同図（ｆ）に示す如く素子形成
領域の基板表面を露出させた。ここまでの工程は、周知
の絶縁膜埋め込み工程と同様である。

次に、露出した基板３１の表面をエツチングし、第３図
（ｇ）に示す如く素子形成領域全フィールド領域のＣＶ
Ｄ−Ｓ　ｔ　Ｏ２膜３４よシ低くした。次いで、基板３
１の表面全熱酸化し、第３図（ｈ）に示す如くダート酸
化膜（ダート絶縁膜）３７を１００〜４００〔＾〕程度
形成したのち、同図（１）に示す如く全面にダート電極
となるポリシリコン膜３８及びＣＶＤｌ５　ｉ　Ｏ２膜
３９を順次埋積した。その後、第３図（ｊ）に示す如く
ゲート電極形成部にレジスト４０を形成し、このレジス
タ４０をマスクとして反応性イオンエツチングによりＣ
ＶＤ−３１０２膜３９、ポリシリコン膜３８及びダート
酸化膜３７を順次選択エツチングした。次いで、レジス
ト４０を除去し、第３図へ）に示す如く全面にＣＶＤ−
８１０２膜（第２の絶縁膜）４１を堆積した。

コノとき、ＣＶＤ−８ｉｎ２膜４１はＣＶＤ−８ｔＯ２
膜３４と基板表面との断差側壁部、及びダート電極部と
基板表面との段差側壁部に厚く付着することになる。次
いで、反応性イオンエツチング法によｊ９　ＣＶＤ−８
ＩＯ２膜４ノを全面エツチングした。この場合、段差側
壁部のＣ’ＶＤ−８ｔＯ２膜４１の膜厚が厚いため、第
３図＜１＞に示す如く段差側壁部にのみＣ■−８ＩＯ２
膜４１が残存することになる。段差側壁部に残存するＣ
ＶＤ−８’０２膜４１の幅は、前記各段差の大きさによ
シ調節することができる。この状態で、ダート電極３８
は絶縁され、かつソース・ドレイン形成領域の内側に該
領域と金属配線とのコンタクトホールが形成されること
になる。したがって、このホールを通して、基板と逆の
導電型を与える不純物をイオン注入すれば、ソース・ド
レインと基板とのＰＮ接合が形成されることになる。

次に、前記絶縁膜３４，３９．４１ｆマスクとして基板
３１に該基□板３１と逆導電型を与える不純物をイオン
注入し、第３図（ホ）に示す如くソース・ドレイン領域
４２．４３ｆ形成した。

このとき、ダート電極部の上面（ダート酸化膜３７、ダ
ート電極３８及びＣＶＤ　−５ｉ０２膜３９の各膜厚で
定まる）と基板表面との段差及びＣＶＤ　−８ＩＯ２膜
４１の被着時の膜厚を適当に選び、ソース・ドレイン形
成領域に注入した不純物が横方向に拡散する距離とダー
ト電極部の側壁に残されるＣＶＤ−８１０２膜４１の横
幅とが等しくなるようにしておくことによシ、ダート電
極３８のチャネル方向長さとソース・ドレイン領域４２
．４３間距離で決まる実効チャネル長さとを等しくする
ことができる。これによシ、前記Ｃｂを小さくすること
ができる。また、前記フィールド領域のｃｖＤ−ｓｉｏ
２膜３４の側壁に残されるＣＶＤ−Ｓ　ｉＯ２膜４１の
溝幅をダート電極部側壁に残されるＣＶＤ−８ｉＯ２膜
４１の横幅よシ十分長くしておけば、不純物の拡散によ
シンース・ドレイン領域４２．４３と反転防止層３３と
が接触するのを防止できる。これにはＣＶＤ　７　Ｓ　
ｉｏ　２膜３４の上面と基板表面との段差をダート電極
部上面と基板表面との段差よシも大きくしておけばよい
。このようにすることによシ、ソース・ドレイン領域４
２．４３からの空乏層は十分厚くなり、フィールド端で
の接合容量Ｃａを著しく減少させることができる。

これ以降は、第３図（ｎ）に示す如く配線用Ａｔ膜４４
の被着及びパターニングを行なうことによシ、ソース・
ドレイン領域４２．４３に形成されたコンタクトホール
を介して、Ａｔ膜４４とソース・ドレイン領域４２．４
３とのコンタクトラとる。これによシ、コンタクト形成
のためマスクを必要とせずに、フィールド及びダートに
対し、セルファラインでコンタクトをとることができる
。

このように本実施例方法によれば、ソース・ドレイン領
域４２．４３と反転防止層３３とが接触するのを防止す
ることができ、かつダート電極３８下へのソース・ドレ
イン領域４２゜４３の横方内拡がシを防止することがで
きる。

したがって、前記接合容量Ｃａ、Ｃｂの著しい低減化を
はかシ得、前述した効果が得られるのである。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記第１及び第２の絶縁ｉ’ｃＶＤ−８ｉ
　Ｏ２膜に限るものではなく、５１３Ｎ４その他の絶縁
膜であってもよい。さらに・、前記ダート電極はポリシ
リコンに限らずシリサイドや画融点金属等を用いてもよ
い。また、前記第１の絶縁膜と基板表面との段差、及び
ダート電極と基板表面との段差等は、仕様に応じて適宜
変更すればよい。さらに、第２の絶縁膜の被着膜厚及び
形成方法等の適宜変更可能である。また、基板はＰ型Ｓ
１に限らずＮ型Ｓ１基板、さらには他の半導体基板であ
っても何ら差し支えない。その他本発明の要旨を逸脱し
ない範囲で、種、々、変変形口て実施することができる
。

【図面の簡単な説明】

第１図（ａ）は従来のＭＯＳ　）ランジスタ構造を示す
平面図、第１図（ｂ）は同図（、）の矢視Ｌ−Ｌ断面図
、第２図は現在用いられているＡｔビットラインのフォ
ールプツトビットライン形式のＭＯＳダイナミックメモ
リの構造を示す平面図、第３図（ａ）〜（ｎ）は本発明
の詳細な説明するだめの工程断面図である。 ３１・・・Ｓｔ基板（半導体基板）、３３・・・反転防
止層、３４・・・素子分離用ＣＶＤ−８ｉＯ□膜（第１
の絶縁膜）、３７・・・ダート酸化膜（ケ゛−ト絶縁膜
）、３８・・・ポリシリコンゲート電極、３９・・・Ｃ
ＶＤ−８ｉＯ２膜（第２の絶縁膜）、４２．４３・・・
ソース・ドレイン領域、４４・・・配線用Ａｔ膜。 出願人代理人　　弁理士　鈴　江　武　彦第２図　　　
　　（ｄ） 第３図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の素子分離領域を選択エツチングして
   溝部を形成する工程と、上記溝部に上記基板と同導電型
   を与える不純物をドーピングして反転防止層を形成する
   工程と、上記溝部に第１の絶縁膜を埋め込み、かつ該絶
   縁膜上面を前記基板表面より高く形成する工程と、前記
   基板の素子形成領域上にダート絶縁膜を介してケ゛−ト
   電極を選択形成し、かつ該電極上面と基板表面との段差
   を前記第１の絶縁膜と基板表面との段差よシ小さく形成
   する工程と、上記各段差の側壁部に第２の絶縁膜をセル
   ７アラインで形成する工程と、前記第１及び第２の絶縁
   膜をマスクとして用い前記基板の表面に該基板と逆導電
   型を与える不純物をドーピングしてソース・ドレイン領
   域を形成する工程とを具備したことを％徴とするＭＯ８
   型半導体装置の製造方法。
2. （２）前記第２の絶縁膜全形成する工程は、全面に第２
   の絶縁膜を被着したのち、この絶縁膜を反応性イオンエ
   ツチング法で全面エツチングし、該絶縁膜を前記段差側
   壁部にのみ残存せしめることであることを特徴とする特
   許請求の範囲第１項記載のＭＯ８型半導体装置の製造方
   法。