KR940009365B1 - 트랜치를 이용한 cmos 제조방법 - Google Patents

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문정환
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Abstract

내용 없음.

Description

트랜치를 이용한 CMOS 제조방법
제1도는 종래의 CMOS(Complementary Metal Oxide Semiconductor)의 단면도.
제2a도-c도는 본 발명에 따른 트랜치를 이용한 CMOS의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : n형 반도체기판 12 : p형웰
13 : n형웰 14 : 절연용산화막
15 : n형 채널의 소오스 및 드레인 영역
16 : p형 채널의 소오스 및 드레인 영역
17 : 게이트산화막 18,22 : 폴리실리콘
19,21 : 산화막 20 : 노드폴리실리콘
23 : 금속
본 발명은 CMOS 제조방법에 관한 것으로, 특히 래치업의 방지 및 집적도 향상을 도모한 트랜치를 이용한 CMOS 제조방법에 관한 것이다.
제1도는 종래의 CMOS의 단면도로서 n형 기판(1)상의 일측에 p형웰(2)을 형성하고 그 위의 평면상에 소자를 형성하여 제조하였다.
3은 p+형 불순물층, 4는 n+형 불순물층, 5는 게이트를 나타낸다.
그러나, 이러한 구조의 CMOS는 기생적인 바이폴라에 의해 래치업 현상이 발생될 뿐만아니라 집적도가 낮은 단점이 있었다.
본 발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 반도체 기판상에 p형웰과 n형웰을 형성하고 트랜치를 형성하여 트랜치에 소자를 형성하는 트랜치를 이용한 CMOS 제조방법을 제공하는 것이다.
이하, 본 발명은 첨부 도면을 참조하여 상세히 설명한다.
제2a도-c도는 본 발명에 따른 제조공정도로서, 우선 제2a도에 도시한 바와같이 n형 반도체 기판(11)의 일정 부분에 위쪽 트랜치가 아래쪽 트랜치보다 넓은 일체형의 이중 트랜치를 형성한다. 이때 아래쪽 트랜치는 윗쪽 트랜치의 중앙부분에 형성한다.
그리고 아래쪽 트랜치내에 절연용 산화막(14)으로 채원 웰격리용 절연층을 형성한다.
이온주입 및 확산공정으로 이중트랜치의 중앙부를 중심으로 일측에는 p형웰(12)을 다른 일측에는 n형웰(13)을 각각 형성하고 p형웰(12)영역의 위쪽 트랜치의 아래 표면과 p형웰(12)의 위쪽 트랜치에 인접한 모서리 부분의 상부 표면에 n+형 불순물을 이온 주입하여 n형 채널의 소오스 및 드레인영역(15)을 형성하고, n형웰(13)의 위쪽 트랜치의 아래 표면과 n형웰(13)의 위쪽 트랜치에 인접한 모서리 부분의 상부 표면에 p+형 불순물을 이온 주입하여 p형 채널의 소오스 및 드레인 영역(16)을 각각 형성한다.
그후, 제2b도에 도시한 바와같이 전면에 게이트 산화막(17)을 도포하고 폴리실리콘(18)을 도포한후, 폴리실리콘(18)을 동방성 식각하여 위쪽 트랜치의 양측면에 측벽형상의 게이트를 각각 형성한후 전면에 산화막(19)을 도포시킨다.
그리고 상기 양게이트사이의 산화막(19)을 선택적으로 제거하여 위쪽 트랜치의 밑면을 노출시킨 다음 일정 두께의 노드폴리실리콘(20)을 산화막(19)이 제거된 부위에 형성한다.
이때, n형 채널의 드레인와 p형 채널의 소오스가 노드폴리실리콘(20)에 의해 연결된다.
그 다음, 제2c도에 도시한 바와같이 위쪽 트랜치내의 노드폴리실리콘(20)상에 산화막(21)을 형성하고 게이트 상측의 산화막(19) 소정 부분을 제거한 후, 산화막(21)위에 폴리실리콘(22)을 도포해서 트랜치를 완전히 메운다. 이때, 양게이트는 노드폴리실리콘(20)에 의해 연결된다.
그후, 소정 부분에 콘택을 내고 금속(23)을 배선하면 본 발명에 따른 트랜치를 이용한 CMOS를 제조할 수 있게 된다.
이상 설명한 바와같이, 본 발명에 따르면 이중 트랜치를 만든후 산화막으로 n형웰과 p형웰을 격리시키므로 래치업을 방지할 수 있으며, 또한 트랜치 내부에 소자를 형성시키므로 집적도 향상에 현저한 효과를 기대할 수 있다.

Claims (1)

  1. 제1도전형의 반도체 기판의 일정부분에 위쪽 트랜치가 아래쪽 트랜치보다 넓은 일체형의 이중 트랜치를 형성하고 상기 아래쪽 트랜치를 산화막으로 메워 웰격리용 절연막을 형성하는 공정과, 상기 웰격리용 절연막을 중심으로 기판의 일측에는 제1도전형의 웰을, 다른 일측에는 상기 제1도전형과 반대도전형인 제2도전형의 웰을 각각 형성하고, 상기 각각의 웰의 위쪽 트랜치의 밑면과 위쪽 모서리 부분 표면에 웰과 반대도전형인 소오스 및 드레인 영역을 형성하는 공정과, 전면에 게이트 산화막과 폴리실리콘을 차례로 도포하고 상기 폴리실리콘을 등방성 식각하여 위쪽 트랜치 양측벽에 측벽 형상의 게이트를 형성하는 공정과, 전면에 제1산화막을 도포하고 상기 양게이트 사이에 도포된 제1산화막을 선택적으로 제거하며 상기 위쪽 트랜치의 밑면을 노출시키고 제1산화막이 제거된 부위에 노드폴리실리콘을 형성하는 공정과, 상기 노드폴리실리콘상에 제2산화막을 형성하고 상기 게이트상의 제1산화막의 일부를 식각한 후 상기 위쪽 트랜치를 폴리실리콘으로 메우고 배선을 실시하는 공정으로 이루어진 트랜치를 이용한 CMOS 제조방법.
KR1019910007704A 1991-05-13 1991-05-13 트랜치를 이용한 cmos 제조방법 KR940009365B1 (ko)

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* Cited by examiner, † Cited by third party
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US6790781B2 (en) 2001-07-13 2004-09-14 Micron Technology, Inc. Dual depth trench isolation

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* Cited by examiner, † Cited by third party
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US6790781B2 (en) 2001-07-13 2004-09-14 Micron Technology, Inc. Dual depth trench isolation
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