KR100313505B1 - 반도체 메모리 제조방법 - Google Patents

반도체 메모리 제조방법 Download PDF

Info

Publication number
KR100313505B1
KR100313505B1 KR1019990005547A KR19990005547A KR100313505B1 KR 100313505 B1 KR100313505 B1 KR 100313505B1 KR 1019990005547 A KR1019990005547 A KR 1019990005547A KR 19990005547 A KR19990005547 A KR 19990005547A KR 100313505 B1 KR100313505 B1 KR 100313505B1
Authority
KR
South Korea
Prior art keywords
forming
oxide film
gate
polysilicon
pattern
Prior art date
Application number
KR1019990005547A
Other languages
English (en)
Other versions
KR20000056331A (ko
Inventor
오인석
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990005547A priority Critical patent/KR100313505B1/ko
Publication of KR20000056331A publication Critical patent/KR20000056331A/ko
Application granted granted Critical
Publication of KR100313505B1 publication Critical patent/KR100313505B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 기판에 채널영역과 소스 및 드레인을 형성함으로써, 기판의 도전형에 따라 웰을 형성하여 사용하여 공정단계가 복잡한 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 절연층을 형성하고, 그 절연층의 상부에 부분적으로 단차를 갖도록 산화막 패턴을 형성하는 단계와; 상기 산화막 패턴과 절연층의 상부전면에 다결정실리콘과 게이트산화막을 증착하는 단계와; 상기 산화막 패턴의 상부측 게이트산화막의 상부에 게이트를 형성하는 게이트형성단계와; 상기 게이트의 측면 다결정실리콘에 불순물 이온을 이온주입하여 소스 및 드레인을 형성하는 단계와; 상기 다결정실리콘의 일부를 식각하여 소자의 분리영역을 형성한 후, 상기 소스 및 드레인의 상부에 유전막과 다결정실리콘을 증착하고 패터닝하게 상기 드레인에 접속되는 커패시터를 형성하는 단계와; 상기 커패시터 및 게이트의 상부전면에 산화막을 증착하고, 그 산화막에 콘택홀을 형성하여 상기 소스를 노출시킨 후, 그 소스에 접속되는 비트라인을 형성하는 단계로 구성되어, 웰형성공정과 필드산화막 형성공정을 생략하여 제조비용을 절감하며, 집적도를 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 반도체 기판의 도전형에 관계없이 반도체 메모리를 제조할 수 있도록 하여 공정을 단순화하고, 단결정실리콘을 성장시킨 인고트(ingot)의 활용도를 향상시키는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.
일반적으로, 반도체 메모리는 그 셀트랜지스터를 엔모스 트랜지스터로 형성하기 때문에 기판에 피형의 웰을 형성한 후 제조하였으며, 메모리셀을 구동하는 주변회로가 형성되는 영역에서는 피형 모스 트랜지스터가 제조될 수 있기 때문에 기판영역은 피형웰과 엔형웰 두가지 도전형을 주입한 영역을 갖게 되며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1d는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 불순물 이온을 이온주입하여 피형 웰(2)을 형성하고, 그 웰(2)의 측면 기판(1)에 필드산화막(3)을 형성하는 단계(도1a)와; 상기 피형 웰(2)의 상부에 게이트산화막, 다결정실리콘을 증착하고 게이트 패턴을 형성한 후, 그 게이트의 측면에 측벽을 형성한 후, 엔형 불순물 이온을 이온주입하여 엔모스 트랜지스터(4)을 제조하는 단계(도1b)와; 상기 엔모스 트랜지스터(4)의 드레인에 커패시터(5)를 형성하는 단계(도1c)와; 상기 커패시터(5) 및 엔모스 트랜지스터(4)의상부전면에 절연막(6)을 증착하고, 콘택홀을 형성하여 상기 엔모스 트랜지스터(4)의 소스를 노출시킨후, 그 노출된 소스에 접속되는 비트라인(7)을 형성하는 단계(도1d)로 구성된다.
이하, 상기와 같이 구성된 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 소정면적에 피형 불순물이온을 특정한 깊이로 주입하고 열처리하여 피형 웰(2)을 형성하고, 로코스(LOCOS)공정을 통해 상기 피형 웰(2)의 측면 기판(1)에 필드산화막(3)을 형성한다.
그 다음, 도1b에 도시한 바와 같이 상기 피형 웰(2)과 필드산화막(3)의 상부전면에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 사진식각공정을 통해 상기 다결정실리콘과 게이트산화막을 패터닝하여 두 게이트 패턴을 형성한다.
그 다음, 상기 게이트의 상부 및 측면에 절연막을 형성하고, 엔형 불순물 이온을 상기 게이트의 측면 피형 웰(2)에 주입하여 드레인과 공통 소스를 형성하여 공통 소스를 갖는 엔모스 트랜지스터(4)를 형성한다.
그 다음, 도1c에 도시한 바와 같이 다결정실리콘, 유전막, 다결정실리콘을 순차적으로 증착하고 사진식각공정을 통해 패터닝하여 상기 엔모스 트랜지스터(4)의 드레인에 접속되는 커패시터(5)를 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 엔모스 트랜지스터(4)와 커패시터(5)의 상부전면에 절연막(6)을 증착하고, 사진식각공정을 통해 상기 절연막(6)의 일부를 식각하여 상기 엔모스 트랜지스터(4)의 공통 소스를 노출시키는 콘택홀을 형성한다.
그 다음, 상기 절연막(6)과 노출된 소스의 상부에 금속을 증착하고, 패터닝하여 상기 엔모스 트랜지스터(4)의 소스에 접속되는 비트라인(7)을 형성하여 반도체 메모리를 제조하게 된다.
그러나, 상기와 같은 종래 반도체 메모리 제조방법은 반도체 메모리의 셀트랜지스터가 형성될 영역에 피형웰을 선택적으로 형성해야 하기때문에 공정단계가 증가하고, 웨이퍼를 제작하기 위해 성장시킨 인고트(ingot)의 사용효율이 저하되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 기판의 도전형에 관계없이 특정한 도전형의 메모리셀 트랜지스터 및 주변회로의 트랜지스터를 제조할 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1d는 종래 반도체 메모리 제조공정 수순단면도.
도2a 내지 도2g는 본 발명 반도체 메모리의 제조공정 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
1:기판 2:산화막
3:질화막패턴 4:산화막측벽
5:다결정실리콘 6:게이트산화막
7:게이트 8:유전막
9:절연층 10:비트라인
상기와 같은 목적은 기판의 상부에 절연층을 형성하고, 그 절연층의 상부에 부분적으로 단차를 갖도록 산화막 패턴을 형성하는 단계와; 상기 산화막 패턴과 절연층의 상부전면에 다결정실리콘과 게이트산화막을 증착하는 단계와; 상기 산화막 패턴의 상부측 게이트산화막의 상부에 게이트를 형성하는 게이트형성단계와; 상기 게이트의 측면 다결정실리콘에 불순물 이온을 이온주입하여 소스 및 드레인을 형성하는 단계와; 상기 다결정실리콘의 일부를 식각하여 소자의 분리영역을 형성한 후, 상기 소스 및 드레인의 상부에 유전막과 다결정실리콘을 증착하고 패터닝하게 상기드레인에 접속되는 커패시터를 형성하는 단계와; 상기 커패시터 및 게이트의 상부전면에 산화막을 증착하고, 그 산화막에 콘택홀을 형성하여 상기 소스를 노출시킨 후, 그 소스에 접속되는 비트라인을 형성하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2g는 본 발명 반도체 메모리 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 산화막(2)을 증착하고, 그 산화막의 상부에 복수의 질화막패턴(3)을 형성하고, 그 질화막패턴(3)의 측면에 산화막측벽(4)을 형성하는 단계(도2a)와; 상기 질화막패턴(3)을 선택적으로 제거한 후, 그 산화막측벽(4)과 산화막(2)의 상부전면에 다결정실리콘(5)과 게이트산화막(6)을 순차적으로 증착하는 단계(도2b)와; 상기 산화막측벽(4)의 상부측 게이트산화막 상에 게이트측벽을 포함하는 게이트(7)를 형성하는 단계(도2c)와; 상기 노출되어 있는 게이트산화막(6)의 하부에 증착된 다결정실리콘(5)에 불순물 이온을 이온주입하여 소스 및 드레인을 형성하여 셀트랜지스터(CTR)를 형성하는 단계(도2d)와; 상기 노출된 게이트산화막(6)을 제거함과 아울러 그 상부에 상기 게이트(7)가 형성되지 않은 산화막측벽(4)의 상부에 증착된 다결정실리콘(5)의 일부를 식각하여 메모리셀간에 절연을 실시하는 단계(도2e)와; 상기 노출된 다결정실리콘(5)의 상부에 유전막(8)을 증착하고, 그 유전막(8)의 상부전면에 다결정실리콘을 증착한 후, 패터닝하여 상기 셀트랜지스터(CTR) 각각의 드레인에 접속되는 커패시터를 형성하는 단계(도2f)와; 상기 셀트랜지스터(CTR)의 상부에 절연층(9)을 증착하고, 그 절연층(9)에 콘택홀을 형성하여 상기 셀트랜지스터(CTR)의 공통소스를 노출시킨후, 금속을 증착 및 패터닝하여 상기 노출된 공통 소스에 접속되는 비트라인(10)을 형성하는 단계(도2g)로 구성된다.
이하, 상기와 같은 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 산화막(2)을 증착하고, 그 산화막(2)의 상부전면에 질화막을 증착한다.
그 다음, 사진식각공정을 통해 상기 질화막의 일부를 식각하여 상기 산화막(2)의 상부에 복수의 질화막패턴(3)을 형성한다.
그 다음, 상기 질화막패턴(3)과 산화막(2)의 상부전면에 산화막을 증착하고, 그 증착된 산화막을 건식식각하여 상기 질화막패턴(3)의 측면에 산화막측벽(4)을 형성한다.
그 다음, 도2b에 도시한 바와 같이 습식식각을 통해 상기 질화막패턴(3)만을 선택적으로 제거하여, 산화막(2)의 상부에 산화막측벽(4)이 잔존하는 형태의 패턴을 형성한다.
그 다음, 상기 산화막측벽(4)과 산화막(2)의 상부전면에 다결정실리콘(5)과 게이트산화막(6)을 순차적으로 증착한다. 이때, 다결정실리콘(5)은 채널과 소스 및 드레인이 형성될 영역이다.
그 다음, 도2c에 도시한 바와 같이 상기 게이트산화막(6)의 상부전면에 다결정실리콘을 증착하고, 사진식각을 통해 그 증착된 다결정실리콘의 일부를 식각하여 상기 산화막측벽(4)의 상부측 게이트산화막 중앙상부에 게이트전극을 형성하고, 다시 게이트산화막(6)과 상기 게이트전극의 상부에 산화막을 증착하고, 건식식각하여 상기 게이트전극의 측면에 산화막측벽을 형성한다. 여기서는 설명의 편이상 상기 게이트전극과 산화막측벽을 포함하는 구조를 게이트(7)라 칭하고 설명한다.
그 다음, 도1d에 도시한 바와 같이 상기 노출되어 있는 게이트산화막(6)의 하부에 증착된 다결정실리콘(5)에 불순물 이온을 이온주입하여 공통 소스 및 각각의 드레인을 형성하여 셀트랜지스터(CTR)를 형성한다.
이와 같이 기판(1)에 소스 및 드레인과 게이트를 형성하지 않음으로써, 상기 기판(1)에는 웰을 형성할 필요가 없게 된다.
그 다음, 도2e에 도시한 바와 같이 상기 노출된 게이트산화막(6)을 제거함과 아울러 그 상부에 상기 게이트(7)가 형성되지 않은 산화막측벽(4)의 상부에 증착된 다결정실리콘(5)의 일부를 식각하여 메모리셀간에 절연을 실시한다. 이와 같이 메모리셀간에 절연을 종래와 같이 필드산화막을 사용하지 않고, 직접 기판역할을 하는 다결정실리콘(5)을 패터닝하여 절연효과를 나타내어, 필드산화막 공정을 생략하여 공정단계를 감소시킬 수 있으며, 집적도 향상에도 큰 영향을 미치게 된다.
그 다음, 도2f에 도시한 바와 같이 상기 노출된 다결정실리콘(5)의 상부에 유전막(8)을 증착하고, 그 유전막(8)의 상부전면에 다결정실리콘을 증착한 후, 패터닝하여 상기 셀트랜지스터(CTR) 각각의 드레인에 접속되는 커패시터를 형성한다.
그 다음, 도2g에 도시한 바와 같이 상기 셀트랜지스터(CTR)의 상부에 절연층(9)을 증착하고, 그 절연층(9)에 콘택홀을 형성하여 상기 셀트랜지스터(CTR)의 공통소스를 노출시킨 후, 금속을 증착 및 패터닝하여 상기 노출된 공통 소스에접속되는 비트라인(10)을 형성하여, 반도체 메모리를 제조하게 된다.
상기한 바와 같이 본 발명 반도체 메모리 제조방법은 기판의 상부측에 산화막을 형성하고, 그 산화막의 상부에 기판을 대신하는 다결정실리콘층을 형성한 후, 그 다결정실리콘의 상부에 반도체 메모리 셀을 형성함으로써, 웰형성공정과 필드산화막 형성공정을 생략하여 제조비용을 절감하며, 집적도를 향상시키는 효과와 아울러 상기 기판의 도전형에 직접적인 관계가 없으므로 인고트(ingot)의 사용효율을 향상시키는 효과가 있다.

Claims (2)

  1. 기판의 상부에 절연층을 형성하고, 상기 절연층의 상부에 질화막을 증착하고, 사진식각을 통해 상기 산화막 패턴이 형성될 영역의 절연층을 노출시키는 질화막패턴을 형성하는 단계와; 상기 질화막 패턴 및 절연층의 상부에 산화막을 증착하고, 건식식각하여 상기 노출된 절연층의 상부에 위치하는 산화막측벽을 형성하는 단계와; 상기 산화막 패턴과 절연층의 상부전면에 다결정실리콘과 게이트산화막을 증착하는 단계와; 상기 산화막 패턴의 상부측 게이트산화막의 상부에 게이트를 형성하는 게이트형성단계와; 상기 게이트의 측면 다결정실리콘에 불순물 이온을 이온주입하여 소스 및 드레인을 형성하는 단계와; 상기 다결정실리콘의 일부를 식각하여 소자의 분리영역을 형성한 후, 상기 소스 및 드레인의 상부에 유전막과 다결정실리콘을 증착하고 패터닝하게 상기 드레인에 접속되는 커패시터를 형성하는 단계와; 상기 커패시터 및 게이트의 상부전면에 산화막을 증착하고, 그 산화막에 콘택홀을 형성하여 상기 소스를 노출시킨 후, 그 소스에 접속되는 비트라인을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.
  2. 제 1항에 있어서, 상기 게이트를 형성하는 단계는 상기 게이트산화막의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘의 일부를 선택적으로 식각하여 상기 산화막패턴의 상부측 게이트산화막 중앙상부에 게이트전극을 형성하는 단계와; 상기 게이트전극 및 게이트산화막의 상부전면에 산화막을 증착하고, 건식식각하여 상기 게이트전극의 측면에 산화막 측벽을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.
KR1019990005547A 1999-02-19 1999-02-19 반도체 메모리 제조방법 KR100313505B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990005547A KR100313505B1 (ko) 1999-02-19 1999-02-19 반도체 메모리 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990005547A KR100313505B1 (ko) 1999-02-19 1999-02-19 반도체 메모리 제조방법

Publications (2)

Publication Number Publication Date
KR20000056331A KR20000056331A (ko) 2000-09-15
KR100313505B1 true KR100313505B1 (ko) 2001-11-07

Family

ID=19574596

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990005547A KR100313505B1 (ko) 1999-02-19 1999-02-19 반도체 메모리 제조방법

Country Status (1)

Country Link
KR (1) KR100313505B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003964A (ko) * 1995-06-30 1997-01-29 김주용 모스 (mos) 트랜지스터 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003964A (ko) * 1995-06-30 1997-01-29 김주용 모스 (mos) 트랜지스터 제조 방법

Also Published As

Publication number Publication date
KR20000056331A (ko) 2000-09-15

Similar Documents

Publication Publication Date Title
EP0334761A1 (en) Method for forming a self-aligned source/drain contact for a MOS transistor
US6734058B2 (en) Method for fabricating a semiconductor device
KR940008219B1 (ko) Cmos 제조방법
KR100273296B1 (ko) 모스 트랜지스터 제조방법
KR100313505B1 (ko) 반도체 메모리 제조방법
KR100406500B1 (ko) 반도체소자의 제조방법
KR20000045456A (ko) 반도체소자의 제조방법
KR100295664B1 (ko) 반도체메모리제조방법
KR100307541B1 (ko) 모스 트랜지스터 제조방법
KR100574487B1 (ko) 반도체소자의 ｍｏｓ 트랜지스터 제조방법
KR20030054746A (ko) 반도체 소자 형성 방법
KR100273299B1 (ko) 모스 트랜지스터 제조방법
KR100319634B1 (ko) 반도체 장치 제조방법
KR100192470B1 (ko) 씨엠오에스 인버터 구조 및 제조방법
KR100511931B1 (ko) 반도체 메모리 제조방법
KR100280522B1 (ko) 반도체 메모리 제조방법
KR19990047003A (ko) 반도체 메모리의 플러그 제조방법
KR100231731B1 (ko) 반도체 소자의 제조방법
KR20010056069A (ko) 반도체 메모리 제조방법
KR19990005489A (ko) 반도체 장치 제조방법
KR20000027228A (ko) 반도체 메모리 제조방법
KR20070105730A (ko) 반도체 소자의 제조 방법
KR20000051805A (ko) 반도체 메모리 제조방법
KR20000043901A (ko) 반도체 소자의 콘택홀 형성 방법
KR20000051380A (ko) 반도체 메모리 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090922

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee