KR20000027228A - 반도체 메모리 제조방법 - Google Patents

반도체 메모리 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 절연막에 콘택홀을 형성한 후, 그 콘택홀 내에 플러그를 형성함으로써, 콘택홀 형성공정에서 소스 및 드레인 영역이 손상될 수 있으며, 이에 따라 반도체 메모리의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 기판상에 각각 필드산화막에 의해 전기적으로 분리되는 메모리셀 형성영역과 주변회로 형성영역의 상부에 게이트 측벽을 포함하는 다수의 모스 트랜지스터를 형성하는 모스 트랜지스터 형성단계와; 상기 주변회로 형성영역의 상부에만 선택적으로 소자 보호막을 형성하고, 그 메모리셀 형성영역과 주변회로영역의 상부전면에 다결정실리콘을 증착한 후, 사진식각공정을 통해 상기 다결정실리콘을 패터닝하여 상기 메모리셀 형성영역에 형성한 모스 트랜지스터의 소스 및 드레인에 각각 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 플러그가 형성된 메모리셀 형성영역 및 주변회로 형성영역의 상부전면에 절연막을 증착하고, 평탄화하여 상기 플러그의 상부면을 노출시키는 플러그 절연단계를 포함하여, 플러그를 형성한후, 그 플러그를 절연시킴으로써, 상기 콘택홀 형성의 문제점을 방지하여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 스토리지 노드 콘택의 보이드 및 플러그를 식각하는 과정에서 발생하는 기판영역의 손상을 방지하여 반도체 메모리의 신뢰성을 향상시키는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.
일반적으로, 반도체 메모리는 메모리셀영역과 주변회로영역으로 구분할 수 있으며, 그 메모리셀영역과 주변회로영역이 갖는 특징상의 이유로 두 영역의 공정을 구분하여 실시하여야 하며, 이때 단차 문제와 선택적 식각 및 증착의 문제가 발생하게 되며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1d는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 소자형성영역을 정의하며, 메모리셀영역(CELL)과 주변회로영역(PERI)을 정의하고, 각 영역에 불순물 이온을 이온주입하여 각 영역(CELL),(PERI)에 제조할 모스 트랜지스터의 도전형에 따른 웰(N-WELL),(P-WELL)을 형성한 후, 상기 메모리셀영역(CELL)의 피웰(P-WELL) 필드산화막(2)의 상부에 상호 소정거리 이격되는 다수의 게이트(G1~G4)를 제조하고, 상기 주변회로영역(PERI)의 웰(P-WELL),(N-WELL)의 상부에 게이트(G5),(G6)와 소스 및 드레인을 각각 형성한 후, 메모리셀영역(CELL)의 상부에 질화막(3)과 산화막(4)을 순차적으로 증착함과 아울러 상기 주변회로영역(PERI)의 엔웰(N-WELL)의 상부에 형성한 게이트(G6) 및 소스 드레인 영역의 상부에 상기 산화막(4)을 증착한 다음, 상기 메모리셀영역(CELL)과 주변회로영역(PERI)의 상부에 절연막(5)을 두껍게 증착하는 단계(도1a)와; 상기 절연막(5)을 평탄화하여 상기 메모리셀영역(CELL)에 형성된 산화막(4)을 노출시키는 단계(도1b)와; 상기 노출된 산화막(4)과 절연막(5)의 상부에 절연막(6)을 증착하고, 사진식각공정을 통해 그 절연막(6)패턴을 형성한 후, 상기 패턴이 형성된 절연막(6)을 식각마스크로 사용하는 건식식각공정으로, 상기 메모리셀영역(CELL)에 형성된 산화막(4), 질화막(3)의 일부를 식각하여 상기 게이트(G1),(G2)와 게이트(G3,G4)의 사이 피웰(P-WELL)을 노출시키는 콘택홀을 형성하는 단계(도1c)와; 상기 콘택홀의 측면에 질화막측벽(7)을 형성하고, 그 콘택홀 및 상기 절연막(6) 패턴의 상부에 다결정실리콘을 증착한 후, 그 증착된 다결정실리콘을 평탄화하여 상기 콘택홀 내에서, 상기 노출된 메모리셀영역(CELL)의 피웰(P-WELL)상부에 접하는 플러그(8)를 형성하는 단계(도1d)를 포함하여 구성된다.
이하, 상기와 같이 구성된 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 반도체 기판(1)의 상부에 트랜치구조를 선택적으로 형성하고, 그 트랜치구조에 산화막을 증착하여, 필드산화막(2)을 형성함으로써 소자형성영역을 정의하며, 메모리셀영역(CELL)과 주변회로영역(PERI)을 정의한다. 이때 메모리셀영역(CELL)에는 엔모스 트랜지스터를 제조할수 있으며, 주변회로영역에는 엔모스 및 피모스 트랜지스터를 선택적으로 제조할 수 있도록 상기 필드산화막(2)이 형성된 기판(1)에 피형 및 엔형 불순물 이온을 선택적으로 이온주입하여 엔웰(N-WELL) 및 피웰(P-WELL)을 형성한다.
그 다음, 상기 기판(1)의 각 영역(CELL),(PERI)의 상부에 게이트를 형성하며, 그 특성에 따라 측벽을 형성하여 소스 및 드레인을 LDD구조로 형성할 수 있도록 한다.
이때, 상기 메모리셀영역(CELL)에는 소스를 구비하며, 각각 드레인에 접속되는 커패시터를 갖는 엔모스 트랜지스터가 제조되기 때문에 게이트(G2,G3)을 상기 메모리셀영역(CELL)에 형성한 피웰(P-WELL)의 상부에 상호 이격되도록 형성하며, 상기 커패시터 전극의 형성을 용이하게 하기 위해 메모리셀영역(CELL)의 필드산화막(2) 상부에 게이트(G1,G4)를 형성하여 단차의 발생을 방지하게 된다.
그 다음, 상기 모스 트랜지스터가 형성된 메모리셀영역(CELL)과 상기 메모리셀영역(CELL)의 상부에 질화막(3)과 산화막(4)을 순차적으로 증착하고, 그 산화막(4)과 질화막(3)을 패터닝하여 상기 주변회로영역(PERI)의 피웰(P-WELL)상부에 형성한 모스 트랜지스터를 노출시킨다.
그 다음, 상기 메모리셀영역(CELL)과 주변회로영역(PERI)의 상부에 절연막(5)을 두껍게 증착한다.
그 다음, 도1b에 도시한 바와 같이 상기 절연막(5)을 화학적 기계적 연마(CMP)법을 이용하여 평탄화하여 상기 메모리셀영역(CELL)에 형성된 산화막(4)을 노출시킨다.그 다음, 도1c에 도시한 바와 같이 상기 노출된 산화막(4)과 절연막(5)의 상부에 절연막(6)을 증착하고, 사진식각공정을 통해 그 절연막(6)패턴을 형성한 후, 상기 패턴이 형성된 절연막(6)을 식각마스크로 사용하는 건식식각공정으로, 상기 메모리셀영역(CELL)에 형성된 산화막(4), 질화막(3)의 일부를 식각하여 상기 게이트(G1),(G2)와 게이트(G3,G4)의 사이 피웰(P-WELL)을 노출시키는 콘택홀을 형성한다.이때, 상기 건식식각은 식각의 종료점을 맞추기가 용이하지 않아 그 하부의 피웰(P-WELL)의 상부면을 손상시킬 수 있으며, 상기 게이트(G1~G4)의 측면에는 상기 질화막(3)이 잔존하여 게이트(G1~G4)의 측면을 보호하는 측벽으로 작용하게 된다.
그 다음, 도1d에 도시한 바와 같이 상기 콘택홀 내부 및 상기 절연막(6)의 상부에 질화막을 증착하고, 이를 다시 건식식각하여 상기 콘택홀 내에 노출된 게이트(G1~G4)의 상부면에 위치하는 질화막측벽(7)을 형성한다.
그 다음, 상기 콘택홀 내부 및 상기 절연막(6)의 상부에 도핑된 다결정실리콘을 증착하고, 그 증착된 다결정시리콘을 평탄화하여 상기 콘택홀 내에 위치하는 플러그(8)를 형성한다. 이때, 상기 플러그(8)의 상부면 중앙부가 식각되어 이후의 공정에서 커패시터 하부전극과의 접촉특성이 열화될 수 있다.
그 다음, 도면에는 도시되지 않았지만, 필드산화막(2)의 상부 등에 형성되는 불필요한 플러그를 사진식각공정을 통해 식각한다.
이후의 공정에서는 절연막증착후 상기 플러그(8)에 접속되는 커패시터를 형성하며, 상기 게이트(G2,G3) 사이의 피웰(P-WELL)에 접속되는 비트라인을 형성하게 된다.
상기한 바와 같이 종래 반도체 메모리 제조방법은 질화막측벽(7)을 형성하는 과정에서 그 하부의 메모리셀 드레인 영역에 손상을 주어 반도체 메모리의 특성을 열화되는 문제점과 아울러 불필요한 플러그를 제거하는 사진식각공정에서 마스크가 오정렬되면, 상기 메모리셀의 드레인과 커패시터 하부전극을 연결하는 플러그가 노출될 수 있으며, 그 노출된 플러그의 일부가 식각되어 그 하부의 드레인에 손상을 주어 역시 반도체 메모리의 특성을 열화시키는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 플러그를 먼저 형성한 후 그 플러그를 절연막을 사용하여 절연함으로써, 플러그 형성을 위한 콘택홀 형성으로 발생하는 문제점들을 해결할 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1d는 종래 반도체 메모리의 제조공정 순순단면도.
도2a 내지 도2d는 본 발명 반도체 메모리의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:필드산화막
3:질화막 5:산화막
6:절연막 8:플러그
9:다결정실리콘
상기와 같은 목적은 반도체 기판상에 각각 필드산화막에 의해 전기적으로 분리되는 메모리셀 형성영역과 주변회로 형성영역의 상부에 게이트 측벽을 포함하는 다수의 모스 트랜지스터를 형성하는 모스 트랜지스터 형성단계와; 상기 주변회로 형성영역의 상부에만 선택적으로 소자 보호막을 형성하고, 그 메모리셀 형성영역과 주변회로영역의 상부전면에 다결정실리콘을 증착한 후, 사진식각공정을 통해 상기 다결정실리콘을 패터닝하여 상기 메모리셀 형성영역에 형성한 모스 트랜지스터의 소스 및 드레인에 각각 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 플러그가 형성된 메모리셀 형성영역 및 주변회로 형성영역의 상부전면에 절연막을 증착하고, 평탄화하여 상기 플러그의 상부면을 노출시키는 플러그 절연단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2d는 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 소자형성영역을 정의하며, 메모리셀영역(CELL)과 주변회로영역(PERI)을 정의하고, 각 영역에 불순물 이온을 이온주입하여 각 영역(CELL),(PERI)에 제조할 모스 트랜지스터의 도전형에 따른 웰(N-WELL),(P-WELL)을 형성한 후, 상기 메모리셀영역(CELL)의 피웰(P-WELL) 필드산화막(2)의 상부에 상호 소정거리 이격되며 각각 질화막 측벽을 포함하는 다수의 게이트(G1~G4)를 제조하고, 상기 주변회로영역(PERI)의 웰(P-WELL),(N-WELL)의 상부에 게이트(G5),(G6)와 소스 및 드레인을 각각 형성한 후, 각각의 게이트(G1~G6) 측면의 피웰(P-WELL) 및 엔웰(N-WELL) 하부에 불순물 이온을 이온주입하여 소스 및 드레인을 형성한 후, 상기 주변회로영역(PERI)의 엔웰(N-WELL) 상부 영역에 질화막(3)을 증착하고, 상기 주변회로영역(PERI)의 전체 상부에 산화막(5)을 증착하는 단계(도2a)와; 상기 메모리셀영역(CELL)과 주변회로영역(PERI)의 상부전면에 도핑된 다결정실리콘(9)을 증착하는 단계(도2b)와; 사진식각공정을 통해 상기 도핑된 다결정실리콘(9)을 선택적으로 식각하여 상기 게이트(G1~G4)의 사이에서 그 하부의 피웰(P-WELL)에 접속되는 플러그(8)를 형성하는 단계(도2c)와; 상기 플러그(8)가 형성된 메모리셀영역(CELL)과 주변회로영역(PERI)의 상부전면에 절연막(6)을 증착하고, 평탄화하여 상기 메모리셀(CELL) 영역에 형성한 플러그(8)의 상부면을 노출시키는 단계(도2d)를 포함하여 구성된다.
이하, 상기와 같이 구성된 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 트랜치구조를 형성하고, 그 트랜치구조의 내부에 산화막을 증착하여 필드산화막(2)을 형성함으로써, 소자형성영역 및 메모리셀영역(CELL)과 주변회로영역(PERI)을 정의한다.
그 다음, 상기 각 영역(CELL),(PERI)에 불순물 이온을 이온주입하여 각 영역(CELL),(PERI)에 제조할 모스 트랜지스터의 도전형에 따른 웰(N-WELL),(P-WELL)을 형성한다.
그 다음, 상기 메모리셀영역(CELL)의 피웰(P-WELL) 필드산화막(2)의 상부에 상호 소정거리 이격되는 다수의 게이트(G1~G4)를 제조하고, 상기 주변회로영역(PERI)의 웰(P-WELL),(N-WELL)의 상부에 게이트(G5),(G6)와 소스 및 드레인을 각각 형성한다.
그 다음, 상기 메모리셀영역(CELL)과 주변회로영역(PERI)의 상부전면에 질화막(3)을 증착하고, 그 질화막(3)을 사진식각공정을 통해 선택적으로 건식식각하여 상기 상기 메모리셀영역(CELL)에 형성한 게이트(G1~G4)의 측면에 측벽을 형성함과 아울러 상기 주변회로영역(PERI)의 엔웰(N-WELL)상부면에 위치하는 질화막(3) 패턴을 형성한다.
그 다음, 상기 각각의 게이트(G1~G6) 측면의 피웰(P-WELL) 및 엔웰(N-WELL) 하부에 불순물 이온을 이온주입하여 소스 및 드레인을 형성한 후, 상기 주변회로영역(PERI)과 메모리셀영역(CELL)의 상부 전면에 산화막(4)을 증착하고, 패터닝하여 상기 주변회로영역(PERI)의 상부에만 산화막(4)이 잔존하도록 한다.
그 다음, 도2b에 도시한 바와 같이 상기 메모리셀영역(CELL)과 주변회로영역(PERI)의 상부전면에 불순물이 도핑되어 도전체인 다결정실리콘(9)을 증착한다.
그 다음, 도2c에 도시한 바와 같이 사진식각공정을 통해 상기 다결정실리콘(9)의 일부를 식각하여 상기 메모리셀영역(CELL)의 상부에 형성한 게이트(G1~G4)의 사이에 위치하는 플러그(8)를 형성한다.
그 다음, 도2d에 도시한 바와 같이 상기 플러그(8)가 형성된 메모리셀영역(CELL)과 산화막(4)이 형성되어 있는 주변회로영역(PERI)의 상부전면에 절연막(6)을 증착하고, 그 절연막(6)을 상부로부터 평탄화하여 상기 형성한 플러그(8)의 상부면이 노출되도록 한다. 이와 같이 절연막(6)을 증착하고, 평탄화함에 의해 상기 형성한 플러그(8)를 절연시킬 수 있게 된다.
상기한 바와 같이 본 발명은 플러그의 형성을 위해 콘택홀을 형성하는 과정을 플러그를 형성한 후, 그 플러그를 분리시키는 절연막을 형성함으로써, 생략하여 콘택홀 형성공정에서 발생하는 문제점을 해결할 수 있어, 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Claims (1)

  1. 반도체 기판상에 각각 필드산화막에 의해 전기적으로 분리되는 메모리셀 형성영역과 주변회로 형성영역의 상부에 게이트 측벽을 포함하는 다수의 모스 트랜지스터를 형성하는 모스 트랜지스터 형성단계와; 상기 주변회로 형성영역의 상부에만 선택적으로 소자 보호막을 형성하고, 그 메모리셀 형성영역과 주변회로영역의 상부전면에 다결정실리콘을 증착한 후, 사진식각공정을 통해 상기 다결정실리콘을 패터닝하여 상기 메모리셀 형성영역에 형성한 모스 트랜지스터의 소스 및 드레인에 각각 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 플러그가 형성된 메모리셀 형성영역 및 주변회로 형성영역의 상부전면에 절연막을 증착하고, 평탄화하여 상기 플러그의 상부면을 노출시키는 플러그 절연단계를 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.
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