KR20010056888A - 반도체 메모리 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 다결정실리콘의 절연을 위해 사진식각공정으로 단결정실리콘을 패터닝하는 과정에서, 게이트의 사이 골영역에 다결정실리콘이 잔류할 수 있어 커패시터 및 비트라인이 다른 소자형성영역에 위치하는 커패시터 및 비트라인과 연결되어 반도체 메모리로서 동작할 수 없는 등, 그 신뢰성을 저하시키는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 소자형성영역에 셀트랜지스터를 형성하는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 셀트랜지스터의 게이트를 노출시키는 단계와; 상기 잔존하는 다결정실리콘을 패터닝하여 상기 셀트랜지스터의 공통 소스와 드레인에 접속되는 비트라인 플러그와 커패시터 플러그를 형성하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 다결정실리콘을 패터닝하여 비트라인 플러그와 커패시터 플러그를 형성한 후, 산화공정을 진행하여 상기 다결정실리콘의 식각 잔류물을 산화시키는 단계를 더 포함하여 셀트랜지스터의 소스 및 드레인에 연결되는 플러그를 패터닝하는 과정에서, 잔류하는 다결정실리콘을 선택적으로 산화시킴으로써, 다결정실리콘 잔류물에 의해 플러그간에 전기적인 접속이 발생하는 것을 방지하여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 셀트랜지스터의 소스와 드레인에 접속된 다결정실리콘 플러그를 제조하고, 그 플러그의 절연을 위한 식각공정에서 잔존하는 다결정실리콘을 산화시킴으로써, 플러그의 전기적인 연결을 방지하는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.

도1은 일반적인 반도체 메모리의 평면도로서, 이에 도시한 바와 같이 기판에 필드산화막(2)을 형성하여 기판인 소자형성영역(1)을 정의하고, 그 소자형성영역(1)의 상부에 소자형성영역(1)과는 수직으로 교차하는 복수의 워드라인(3)을 형성하고, 그 워드라인(3)의 측면 소자형성영역(1)에 불순물 이온을 이온주입하여 형성한 셀트랜지스터의 소스 및 드레인의 상부에 각각 위치하는 비트라인 플러그(5)와 커패시터 플러그(4)를 위치시키고, 상기 비트라인 플러그(5)의 일부에 접속되는 비트라인(6)을 형성한다.

이때, 상기 셀트랜지스터의 소스에 접속되는 비트라인 플러그(5)는 상기 소스 뿐만아니라 도면에서 그 하부측의 필드산화막(2) 상에 길게 형성되고, 드레인에 접속되는 커패시터 플러그는 각각의 드레인 상부에만 형됨을 알 수 있다. 이와 같이 서로 다른 형상의 비트라인 플러그(5)와 커패시터 플러그(4)는 셀트랜지스터를 제조한 후, 다결정실리콘을 증착하고, 상기 셀트랜지스터의 게이트(3) 상부의 절연막이 노출될때 까지 평탄화하고, 상기 게이트(3)의 사이에 잔존하는 다결정실리콘을 사진식각공정으로 패터닝함으로써 형성할 수 있으며, 이와 같은 과정을 제조공정 수순단면도를 참조하여 상세히 설명한다.

도2a 내지 도2c와 도3a 내지 도3c는 각각 상기 도1a에 있어서, A-A'단면과 B-B'단면을 보인 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 필드산화막(2)을 형성하여 소자형성영역(1)의 정의하고, 그 상부전면에 게이트산화막, 다결정실리콘, 실리사이드, 절연막을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 셀트랜지스터의 게이트(3)를 형성한 후, 불순물 이온주입공정을 통해 상기 게이트(3)의 측면 소자형성영역(1)의 하부에 두 셀트랜지스터의 공통 소스와 각각의 드레인을 형성한 다음, 절연막의 증착과 건식식각공정을 통해 상기 게이트(3)의 측면에 측벽을 형성하는 단계(도2a,도3a)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 게이트(3)의 최상층인 절연막이 노출되도록 하여 상기 게이트(3)의 사이 골에 다결정실리콘을 채워 넣은 후, 사진식각공정을 통해 패터닝하여 상기 셀트랜지스터의 소스에 접속되며, 그 소스로 부터 하부측의 필드산화막(2) 상에 위치하는 비트라인 플러그(5)를 형성함과 아울러 상기 셀트랜지스터의 드레인 상에 위치하는 커패시터 플러그(4)를 형성하는 단계(도2b, 도3b)와; 상기 구조의 상부전면에 절연막(7)을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 비트라인 플러그(5) 중 상기 필드산화막(2) 상에 위치하는 부분을 노출시키고, 금속공정을 통해 상기 노출된 비트라인 플러그(5)에 접속되는 비트라인(6)을 형성하는 단계(도2c, 도3c)로 구성된다.

이하, 상기와 같이 구성된 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a 및 도3a에 도시한 바와 같이 기판의 일부에 트랜치를 형성하고, 그 트랜치가 형성된 기판의 상부에 산화막을 증착하고, 평탄화하여 상기 트랜치 내에 산화막을 잔존시켜 필드산화막(2)을 형성함으로써, 소자가 형성될 기판영역인 소자형성영역(1)을 정의한다.

그 다음, 상기 소자형성영역(1)의 상부전면에 게이트산화막, 다결정실리콘, 실리사이드, 절연막을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 상기 소자형성영역(1)과는 수직으로 교차하는 복수의 게이트(3)를 형성한다.

그 다음, 상기 게이트(3)의 최상층인 절연막을 이온주입마스크로 사용하는 이온주입공정으로 상기 게이트(3)의 측면 소자형성영역(1)에 불순물 이온을 주입하여 셀트랜지스터의 공통 소스와 각각의 드레인을 형성한다.

그 다음, 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막을 건식식각하여 상기 게이트(3)의 측면에 측벽을 형성하여, 이후에 형성될 도전성 플러그와 게이트(3)를 분리시키게 된다.

그 다음, 도2b와 도3b에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 게이트(3)의 사이 단차가 낮은 영역, 즉, 상기 셀 트랜지스터의 소스 및 드레인과 도1에 도시한 평면도상에서 그 소스 및 드레인과 수직되는 필드산화막(2) 상에 다결정실리콘 패턴을 잔존시킨다.

그 다음, 상기 구조의 상부전면에 포토레지스트를 도포하고, 노광 및 현상하여 상기 다결정실리콘의 일부를 노출시키는 패턴을 형성한 후, 그 포토레지스트 패턴을 식각마스크로 하는 식각공정으로 잔존하는 다결정실리콘의 일부를 제거하여 상기 셀 트랜지스터의 공통 소스에 접속되며, 그 소스로 부터 하부측으로 필드산화막(2)의 상부에 위치하는 긴 비트라인 플러그(5)를 형성하고, 상기 셀트랜지스터의 드레인 상에 위치하는 커패시터 플러그(4)를 형성한다.

이와 같은 다결정실리콘 패턴의 형성공정으로, 상기 도2b에는 각 게이트(3)의 사이에 다결정실리콘이 채워져 커패시터 플러그(4)와 비트라인 플러그(5)가 모두 나타나나, 도3b에는 커패시터 플러그(4)는 보이지 않고, 비트라인 플러그(5)만인 나타남을 알 수 있다.

또한, 상기 다결정실리콘을 식각하는 과정에서 상기 게이트(3)측면 하부의 골영역에는 그 다결정실리콘의 모두 식각되지 않아, 다결정실리콘이 잔존할 수 있게 되며, 이 다결정실리콘 잔류물(8)은 세정공정을 통해 제거하기가 매우 용이하지 않다. 만일 다결정실리콘이 일측방향으로 긴 형태의 게이트(3) 측면 하부측에 잔존할 경우 상기 도1의 평면도상에서 횡방향으로 분리된 소자형성영역의 플러그들이 서로 전기적으로 연결될 수 있어 반도체 메모리로서의 동작을 할 수 없게 된다.

그 다음, 도2c 및 도3c상기 구조의 상부전면에 절연막(7)을 증착하고, 사진식각공정을 통해 상기 필드산화막(2)의 상부측에 위치하는 비트라인 플러그(5)의 상부를 노출시키는 콘택홀을 형성하고, 금속을 증착 패터닝하여 상기 노출된 비트라인 플러그(5)에 접속되는 비트라인(6)을 형성하게 된다.

상기한 바와 같이 종래 반도체 메모리 제조방법은 다결정실리콘의 증착 및 평탄화 공정을 수행하고, 그 잔존하는 다결정실리콘의 절연을 위해 사진식각공정으로 단결정실리콘을 패터닝하는 과정에서, 게이트의 사이 골영역에 다결정실리콘이 잔류할 수 있어 커패시터 및 비트라인이 다른 소자형성영역에 위치하는 커패시터 및 비트라인과 연결되어 반도체 메모리로서 동작할 수 없는 등, 그 신뢰성을 저하시키는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 커패시터 플러그와 비트라인 플러그를 형성하는 과정에서 게이트의 측면하부에 다결정실리콘이 남지않도록 하는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.

도1은 일반적인 반도체 메모리의 평면도.

도2a 내지 도2c와 도3a 내지 도3c는 각각 상기 도1에 있어서, A-A'방향과 B-B'방향의 단면을 보인 종래 반도체 메모리의 제조공정 수순단면도.

도4a 내지 도4d와 도5a 내지 도5d는 각각 상기 도1에 있어서, A-A'방향과 B-B'방향의 단면을 보인 본 발명 반도체 메모리의 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:소자형성영역 2:필드산화막

3:게이트 4:커패시터 플러그

5:비트라인 플러그 6:비트라인

7:절연막 8:잔류물

9:산화막

상기와 같은 목적은 소자형성영역에 셀트랜지스터를 형성하는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 셀트랜지스터의 게이트를 노출시키는 단계와; 상기 잔존하는 다결정실리콘을 패터닝하여 상기 셀트랜지스터의 공통 소스와 드레인에 접속되는 비트라인 플러그와 커패시터 플러그를 형성하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 다결정실리콘을 패터닝하여 비트라인 플러그와 커패시터 플러그를 형성한 후, 산화공정을 진행하여 상기 다결정실리콘의 식각 잔류물을 산화시키는 단계를 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도4a 내지 도4d와 도5a 내지 도5d는 각각 도1에 있어서, A-A'방향과 B-B'방향의 단면을 보인 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 필드산화막(2)을 형성하여 소자형성영역(1)의 정의하고, 그 상부전면에 게이트산화막, 다결정실리콘, 실리사이드, 절연막을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 셀트랜지스터의 게이트(3)를 형성한 후, 불순물 이온주입공정을 통해 상기 게이트(3)의 측면 소자형성영역(1)의 하부에 두 셀트랜지스터의 공통 소스와 각각의 드레인을 형성한 다음, 절연막의 증착과 건식식각공정을 통해 상기 게이트(3)의 측면에 측벽을 형성하는 단계(도4a,도5a)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 게이트(3)의 최상층인 절연막이 노출되도록 하여 상기 게이트(3)의 사이 골에 다결정실리콘을 채워 넣은 후, 사진식각공정을 통해 패터닝하여 상기 셀트랜지스터의 소스에 접속되며, 그 소스로 부터 하부측의 필드산화막(2) 상에 위치하는 비트라인 플러그(5)를 형성함과 아울러 상기 셀트랜지스터의 드레인 상에 위치하는 커패시터 플러그(4)를 형성하는 단계(도4b, 도5b)와; 상기 다결정실리콘의 식각에도 식각되지 않고 잔존하는 다결정실리콘 잔류물(8)을 산화시키는 단계(도4c, 도5c)와; 상기 구조의 상부전면에 절연막(7)을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 비트라인 플러그(5) 중 상기 필드산화막(2) 상에 위치하는 부분을 노출시키고, 금속공정을 통해 상기 노출된 비트라인 플러그(5)에 접속되는 비트라인(6)을 형성하는 단계(도4d, 도5d)로 구성된다.

이하, 상기와 같이 구성된 본 발명을 좀 더 상세히 설명한다.

먼저, 도4a 및 도5a에 도시한 바와 같이 기판의 일부에 필드산화막(2)을 형성하여, 소자가 형성될 기판영역인 소자형성영역(1)을 정의하고, 그 소자형성영역(1)의 상부전면에 게이트산화막, 다결정실리콘, 실리사이드, 절연막을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 상기 소자형성영역(1)과는 수직으로 교차하는 복수의 게이트(3)를 형성한다.

그 다음, 상기 게이트(3)의 측면 소자형성영역(1)에 불순물 이온을 주입하여 셀트랜지스터의 공통 소스와 각각의 드레인을 형성한 후, 상기 게이트(3)의 측면에 절연막 측벽을 형성한다.

그 다음, 도4b와 도5b에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 게이트(3)의 사이 단차가 낮은 영역, 즉, 상기 셀 트랜지스터의 소스 및 드레인과 도1에 도시한 평면도상에서 그 소스 및 드레인과 수직되는 필드산화막(2) 상에 다결정실리콘 패턴을 잔존시킨다.

그 다음, 사진식각공정을 통해 잔존하는 다결정실리콘의 일부를 제거하여 상기 셀 트랜지스터의 공통 소스에 접속되며, 그 소스로 부터 하부측으로 필드산화막(2)의 상부에 위치하는 긴 비트라인 플러그(5)를 형성하고, 상기 셀트랜지스터의 드레인 상에 위치하는 커패시터 플러그(4)를 형성한다.

이때, 종래의 기술설명에서 언급한 바와 같이 상기 게이트(3)의 측면하부영역을 따라 다결정실리콘이 잔존하는 잔류물(8)이 남을 수 있어, 커패시터 플러그(5)간 또는 커패시터 플러그(4)간에 전기적인 접속이 발생될 수 있다.

그 다음, 도4c 및 도5c에 도시한 바와 같이 상기 잔류물(8)을 제거하기 위해 다결정실리콘인 잔류물(8)을 산화시켜, 산화막(9)으로 변화시킨다.

이때의 산화공정은 상기 게이트(3)의 특성을 변화시키지 않는 조건에서 그 공정을 실시한다.

그 다음, 도4d 및 도5d에 도시한 바와 같이 상기 구조의 상부전면에 절연막(7)을 증착하고, 사진식각공정을 통해 상기 필드산화막(2)의 상부측에 위치하는 비트라인 플러그(5)의 상부를 노출시키는 콘택홀을 형성하고, 금속을 증착 패터닝하여 상기 노출된 비트라인 플러그(5)에 접속되는 비트라인(6)을 형성하게 된다.

상기한 바와 같이 본 발명 반도체 메모리 제조방법은 셀트랜지스터의 소스 및 드레인에 연결되는 플러그를 패터닝하는 과정에서, 잔류하는 다결정실리콘을 선택적으로 산화시킴으로써, 다결정실리콘 잔류물에 의해 플러그간에 전기적인 접속이 발생하는 것을 방지하여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Claims (1)

1. 소자형성영역에 셀트랜지스터를 형성하는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 셀트랜지스터의 게이트를 노출시키는 단계와; 상기 잔존하는 다결정실리콘을 패터닝하여 상기 셀트랜지스터의 공통 소스와 드레인에 접속되는 비트라인 플러그와 커패시터 플러그를 형성하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 다결정실리콘을 패터닝하여 비트라인 플러그와 커패시터 플러그를 형성한 후, 산화공정을 진행하여 상기 다결정실리콘의 식각 잔류물을 산화시키는 단계를 더 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.