KR20000031760A

KR20000031760A - 반도체 메모리 제조방법

Info

Publication number: KR20000031760A
Application number: KR1019980047966A
Authority: KR
Inventors: 권영우
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-11-10
Filing date: 1998-11-10
Publication date: 2000-06-05

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 비트라인을 기판 상에 형성하여 메모리셀영역과 주변회로영역의 단차가 크게 발생하여 이후의 사진식각공정을 용이하게 실시할 수 없는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 트랜치구조를 형성하고, 그 트랜치구조내에 기판과 절연되는 비트라인을 형성하는 비트라인 형성단계와; 필드산화막을 형성하여 액티브영역을 정의한 후, 그 액티브영역에 상기 형성한 비트라인에 접속되는 공통 드레인을 갖는 두 모스 트랜지스터를 제조하는 모스 트랜지스터 형성단계와; 절연막을 통해 상기 모스 트랜지스터의 소스에 선택적으로 연결되는 커패시터 하부전극을 형성하는 단계로 구성되어 비트라인을 기판의 하부에 형성하며 메모리셀영역과 주변회로영역의 단차를 줄여 이후의 사진식각공정을 용이하게 실시할 수 있도록 하는 효과가 있다.

Description

반도체 메모리 제조방법

본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 비트라인을 기판에 형성한 트랜치구조내에 형성한 후, 그 비트라인을 공유하는 모스 트랜지스터를 제조하여 반도체 메모리의 단차 발생을 방지하는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.

일반적으로, 반도체 메모리는 기판에 두 모스 트랜지스터를 제조하고, 그 모스 트랜지스터의 소스에 접속되는 커패시터와 두 모스 트랜지스터의 공통 드레인에 접속되는 비트라인을 제조하여 메모리셀을 형성하며, 이때, 비트라인과 커패시터가 모두 기판의 상부측으로 돌출되도록 형성되어, 셀영역과 주변회로영역간에 단차가 크게발생하며, 이는 이후의 사진식각공정에서 노광 불량이 발생할 수 있으며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1e는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 질화막(3)을 증착한 후, 패터닝하여 기판(1)의 일부영역을 노출시킨 후, 그 노출된 기판(1)을 식각하여 트랜치구조를 형성한 다음, 그 트랜치구조내에 산화막을 증착하여 필드산화막(4)을 형성하는 단계(도1a)와; 상기 질화막(3)과 패드산화막(2)을 제거한 후, 상기 기판(1)에 드레인을 공유하는 모스 트랜지스터를 제조하는 단계(도1b)와; 상기 모스 트랜지스터의 게이트(G1~G4)의 상부에 금속과 절연층(5)을 증착하고, 패터닝하여 상기 모스 트랜지스터의 소스측을 노출시켜, 상기 모스 트랜지스터의 공통 드레인에 접속되는 비트라인(6)을 형성하는 단계(도1c)와; 다결정실리콘을 증착하고, 패터닝하여 상기 노출된 모스 트랜지트터의 소스측에 연결되는 플러그(7)를 형성하는 단계(도1d)와; 상기 비트라인(6) 및 플러그(7)가 형성된 상부에 절연막(8)을 증착하고, 패터닝하여 상기 플러그(7)의 상부를 선택적으로 노출시킨 후, 그 플러그(7)에 접속되는 커패시터하부전극(9)을 형성하는 단계(도1e)를 포함하여 구성된다.

이하, 상기와 같이 구성된 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 질화막(3)을 증착한 후, 사진식각공정을 통해 상기 질화막(3)과 패드산화막(2)의 일부를 식각하여 그 하부의 기판(1) 일부영역을 노출시킨다.

그 다음, 사진식각공정에 사용된 포토레지스트를 제거하고, 상기 질화막(3)을 식각마스크로 하는 식각공정으로, 상기 노출된 기판(1)을 소정깊이로 식각하여 트랜치구조를 형성한 후, 상기 트랜치구조와 질화막(3)의 상부에 산화막을 두껍게 증착하고, 평탄화하여 상기 트랜치구조내에 위치하는 필드산화막(4)을 형성한다.

그 다음, 도1b에 도시한 바와 같이 상기 질화막(3)과 패드산화막(2)을 제거한 후, 상기 트랜치구조가 형성되지 않은 기판(1) 및 필드산화막(4)의 상부에 게이트(G1~G4)를 형성하고, 불순물 이온주입을 통해 공통 드레인 및 소스를 포함하는 모스 트랜지스터를 제조한다.

그 다음, 도1c에 도시한 바와 같이, 상기 모스 트랜지스터가 제조된 기판(1)의 상부전면에 금속을 두껍게 증착하고, 그 금속의 상부에 산화막(5)을 증착한다.

그 다음, 사진식각공정을 통해 상기 산화막(5)과 증착된 금속을 패터닝하여 상기 모스 트랜지스터의 소스 상부를 노출시키며, 그 모스 트랜지스터의 공통 드레인에 접속되는 비트라인(6)을 형성한다.

그 다음, 도1d에 도시한 바와 같이 기판(1)의 상부에 다결정실리콘을 증착하고, 패터닝하여 상기 노출된 모스 트랜지스터의 소스에 접속되는 플러그(7)를 형성하며, 절연막(8)을 증착하고, 콘택홀을 형성하여 상기 형성한 플러그(7)의 상부를 노출시킨 후, 다결정실리콘의 증착 및 패턴의 형성으로, 상기 플러그(7)에 접속되며, 절연막(8)의 상부일부에 위치하는 커패시터 하부전극(9)을 형성한다.

이와 같은 공정으로 형성되는 반도체 메모리의 특징은 그 비트라인(6)이 커패시터 하부전극(9)의 아래쪽에 형성되는 것이며, 이에 따라 비트라인(6)과 커패시터의 형성에 따라 메모리셀영역의 단차가 주변회로 영역에 비해 높게 된다.

상기한 바와 같이 종래 반도체 메모리 제조방법은 모스 트랜지스터를 제조하고, 그 모스 트랜지스터의 공통드레인에 접속되는 비트라인을 형성한 후, 상기 모스 트랜지스터의 소스에 접속되는 커패시터를 형성하여, 상기 비트라인과 커패시터의 제조에 의해 메모리셀영역의 단차가 주변회로영역의 단차에 비해 높게 됨으로써, 이후의 사진식각공정에서 두 영역간의 단차로 인해 노광공정이 용이하지 않은 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 반도체 메모리에서 메모리셀영역과 주변회로영역의 단차를 줄일 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1e는 종래 반도체 메모리 제조공정 수순단면도.

도2는 일반적인 반도체 메모리의 평면도.

도3a 내지 도3e는 본 발명 반도체 메모리의 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:패드산화막

3:질화막 4:필드산화막

6:비트라인 9:커패시터 하부전극

상기와 같은 목적은 기판에 트랜치구조를 형성하고, 그 트랜치구조내에 기판과 절연되는 비트라인을 형성하는 비트라인 형성단계와; 필드산화막을 형성하여 액티브영역을 정의한 후, 그 액티브영역에 상기 형성한 비트라인에 접속되는 공통 드레인을 갖는 두 모스 트랜지스터를 제조하는 모스 트랜지스터 형성단계와; 절연막을 통해 상기 모스 트랜지스터의 소스에 선택적으로 연결되는 커패시터 하부전극을 형성하는 단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 일반적인 반도체 메모리의 액티브영역과 비트라인 및 모스 트랜지스터의 게이트인 워드라인의 평면 레이아웃으로서, 이에 도시한 바와 같이 필드산화막의 형성으로 정의되는 소자형성영역인 액티브영역(ACTIVE)은 'T'형으로 형성되며, 워드라인(WL)은 상기 T형의 가로방향, 비트라인(BL)은 상기 T형 액티브영역(ACTIVE)의 세로방향으로 길게 형성된다. 상기 설명했던 바와 같이 종래 비트라인(BL)은 워드라인인 게이트를 형성한 후에 형성되며, 이에 따라 단차가 발생하였다. 본 발명은 비트라인(BL)을 워드라인(WL)의 형성이전에 상기 액티브영역(ACTIVE)에 트랜치를 형성하고, 그 트랜치 내에 액티브영역 하부와 절연되는 비트라인(BL)을 형성하여 단차를 줄일수 있다.

또한, 도3a 내지 도3e는 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 질화막(3)을 순차적으로 증착한 후, 패턴을 형성하여 상기 기판(1)의 일부영역을 다수로 노출시키는 단계(도3a)와; 상기 노출된 기판(1)을 식각하여 트랜치구조를 형성한 후, 산화막(5)과 금속을 증착하고 평탄화하여 상기 산화막(5)에 의해 기판(1)과 절연되며, 그 상부면이 노출된 비트라인(6)을 형성하는 단계(도3b)와; 사진식각공정을 통해 상기 기판(1)의 일부를 식각하여, 그 식각되지 않은 기판(1)영역 또는 식각된 기판(1)영역에 비트라인(6)의 상부면이 노출되도록 한 후, 상기 식각된 기판(1)에 필드산화막(4)을 형성하는 단계(도3c)와; 상기 비트라인(6)이 형성된 액티브영역의 상부에 그 비트라인(6)과 접속되는 공통 드레인을 갖는 모스 트랜지스터를 제조하는 단계(도3d)와; 상기 모스 트랜지스터의 상부에 절연층(8)을 증착하고, 콘택홀을 형성하여 상기 모스 트랜지스터의 소스를 노출시킨 후, 그 소스에 접속되는 커패시터 하부전극(9)을 형성하는 단계(도3e)를 포함하여 구성된다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 도3a에 도시한 바와 같이 기판(1)의 상부에 패드산화막(2)과 질화막(3)을 순차적으로 증착한 후, 사진식각공정을 통해 상기 질화막(3)과 패드산화막(2)을 식각하여 그 하부의 기판(1)의 여러부분을 노출시킨다.

그 다음, 도3b에 도시한 바와 같이 상기 노출된 기판(1)을 건식식각하여 트랜치구조를 형성한 후, 그 트랜치구조 및 질화막(3)의 상부전면에 얇은 산화막(5)과 금속을 두껍게 증착하고 상기 질화막(3)이 노출될때까지 평탄화하여 상기 산화막(5)에 의해 기판(1)과 절연되며, 그 상부면이 노출된 비트라인(6)을 형성한다.

그 다음, 도3c에 도시한 바와 같이 사진식각공정을 통해 상기 기판(1)의 일부를 식각하여, 그 식각되지 않은 기판(1)영역 또는 식각된 기판(1)영역에 비트라인(6)의 상부면이 노출되도록 한 후, 상기 식각된 기판(1)에 필드산화막(4)을 형성한다.

이후의 과정에서 상기 필드산화막(4)하부의 비트라인과 액티브영역에 형성한 비트라인을 연결하여 상기 도2에 도시한 비트라인(BL)의 구조를 필드산화막의 하부영역으로 배선할 수 있으며, 상기 액티브영역에 위치하는 비트라인(6)과 이후에 형성하는 모스 트랜지스터의 공통 드레인을 연결하는 과정을 거치게된다.

그 다음, 도3d에 도시한 바와 같이 상기 비트라인(6)이 형성된 액티브영역의 상부에 그 비트라인(6)과 접속되는 공통 드레인을 갖는 모스 트랜지스터를 제조한다.

그 다음, 도3e에 도시한 바와 같이 하는 단계(도3d)와; 상기 모스 트랜지스터의 상부에 절연층(8)을 증착하고, 콘택홀을 형성하여 상기 모스 트랜지스터의 소스를 노출시킨 후, 그 소스에 접속되는 커패시터 하부전극(9)을 형성한다. 이때 비트라인(6)을 기판(1)의 하부영역에 형성하여 커패시터의 단차를 높게 하기 위한 플러그의 형성공정은 생략할 수 있으며, 이에 따라 공정단계 또한 증가하지 않게 된다.

상기한 바와 같이 본 발명 반도체 메모리 제조방법은 비트라인을 기판의 하부에 형성한 트랜치구조 내에 형성하여 단차를 발생시키지 않음으로써, 셀영역과 주변회로영역의 단차를 줄여 이후의 사진식각공정을 용이하게 하는 효과가 있다.

Claims

기판에 트랜치구조를 형성하고, 그 트랜치구조내에 기판과 절연되는 비트라인을 형성하는 비트라인 형성단계와; 필드산화막을 형성하여 액티브영역을 정의한 후, 그 액티브영역에 상기 형성한 비트라인에 접속되는 공통 드레인을 갖는 두 모스 트랜지스터를 제조하는 모스 트랜지스터 형성단계와; 절연막을 통해 상기 모스 트랜지스터의 소스에 선택적으로 연결되는 커패시터 하부전극을 형성하는 단계를 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.
제 1항에 있어서, 비트라인 형성단계는 사진식각공정을 통해 기판에 복수개의 트랜치구조를 형성하는 트랜치구조 형성공정과; 상기 트랜치구조의 측면 및 저면에 산화막을 증착하는 산화막 증착공정과; 상기 산화막의 상부에 도전체를 두껍게 증착하고 평탄화하여 상기 산화막에 의해 정의되는 트랜치구조 내에 비트라인을 형성하는 비트라인 형성공정을 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.