KR20020056141A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판의 소정 부위에 게이트전극을 형성한 후, 그 상부에 실리사이드를 증착하고 소정의 마스크패턴을 이용한 식각공정을 행하여 실리사이드의 소정 부위를 식각하여 게이트전극간에 콘택플러그를 형성함으로써, 소정의 반도체 소자를 형성하는 공정단계가 감소됨과 아울러 공정이 단순해질 수 있는 반도체 소자의 제조 방법을 제시함에 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 기판의 소정 부위에 게이트전극을 형성한 후, 그 상부에 실리사이드를 증착하고 소정의 마스크패턴을 이용한 식각공정을 행하여 실리사이드의 소정 부위를 식각하여 게이트전극간에 콘택플러그를 형성함으로써, 소정의 반도체 소자를 형성하는 공정단계가 감소됨과 아울러 공정이 단순해질 수 있는 반도체 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 노어형(Flash memory NOR type)에서 셀 사이즈(Cell size)에 가장 큰 영향을 미치는 변수는 소정의 접합영역과 상부 금속라인과의 전기적인 접속을 위한 콘택플러그(contact plug) 형성방법에 있다.
콘택플러그 형성방법에는 게이트전극과 콘택플러그간의 간격을 일정거리 유지하여 형성하는 경우와, 게이트전극과 콘택플러그간에 간격이 거의 없이 형성하는 경우, 즉, SAC(Self Align Contact)로 구분되며, 고집적화 할수록 SAC로 변화하는 추세이다.
SAC를 이용한 반도체 소자의 제조 방법을 단계별로 간략하게 설명하면 다음과 같다.
우선, 소정의 반도체 기판에 접합영역과 필드영역을 확정하기 위한 필드산화막이 형성된 후, 소정의 마스크를 이용한 이온 주입공정을 행하여 필드산화막을 경계로 P-웰(P-Well)과 N-웰(N-Well)이 형성된다. 이후, 반도체 기판 상부에 게이트절연막과 폴리실리콘이 순차적으로 증착된 후, 소정의 마스크공정을 이용한 식각공정에 의해 폴리실리콘 및 게이트절연막이 식각되어 게이트전극이 형성된다.
이후, 게이트전극을 포함한 전체 구조 상부에 스페이서막이 증착된 후, 소정의 제거공정에 의해 제거되어 게이트전극의 양측면에 스페이서가 형성된다. 이후, 스페이서를 마스크로 이용한 소정의 이온 주입공정에 의해 반도체 소자의 소정 부위에 접합영역이 형성된다.
이후, 전체 구조 상부에 SAC를 이용하기 위한 질화막이 증착되고, 그 상부에 IPO 또는 BPSG가 증착된 후, CMP에 의해 소정 부위가 연마됨과 아울러 평탄화되어 제 1 층간절연막이 형성된다.
이후, 제 1 층간절연막 상부에 감광막이 코팅된 후, 소정의 노광 및 현상공정에 의해 패터닝되어 감광막패턴이 형성된다. 이후, 제 1 감광막 패턴을 이용한 소정의 식각공정에 의해 질화막이 노출되도록 식각된다. 이후, 소정의 제 2 감광막 패턴을 이용한 소정의 식각공정에 의해 접합영역의 소정 부위가 노출되도록 식각되어 제 1 콘택홀이 형성된다.
이후, 제 1 콘택홀을 포함한 전체 구조 상부에 제 1 베리어층이 형성되고, 그 상부에 W이 증착된 후, CMP에 의해 소정 부위가 연마됨과 아울러 평탄화되어 제1 콘택플러그가 형성된다.
이후, 제 1 콘택플러그를 포함한 전체 구조 상부에 산화막이 증착된 후, CMP에 의해 소정 부위가 연마됨과 아울러 평탄화되어 제 2 층간절연막이 형성된다. 이후, 소정의 제 3 감광막 패턴을 이용한 식각공정에 의해 식각되어 제 2 콘택홀이 형성된다.
이후, 제 2 콘택홀을 포함한 전체 구조 상부에 제 2 베리어층이 형성되고, 그 상부에 W이 증착된 후, 소정의 CMP에 의해 연마됨과 아울러 평탄화되어 제 2 콘택홀을 매립하도록 제 2 콘택플러그가 형성된다.
이후, 제 2 콘택플러그를 포함한 전체 구조 상부에 상부 금속라인이 형성된다.
즉, 전술한 바와 같이, 0.18㎛ 플래쉬 메모리 기술개발의 중요 기술은 WLI(W Local Interconnection)인데 이는 SAC를 기본으로 하며, 콘택플러그 형성하기 위해 수로(canal) 형태로 콘택홀을 형성한 후, 콘택홀을 매립하도록 W를 증착하고 소정의 CMP를 행하는 것을 기본공정으로 하고 있다.
그러나, 이러한 반도체 소자의 제조 방법은 여러 가지 문제가 도출된다. 우선, SAC 식각 바이어스(콘택홀의 최상단부의 폭과 최하단부의 폭의 차)가 최대 0.15㎛를 가지기 때문에 노출되는 접합영역의 면적이 현저히 감소하게 됨과 아울러 콘택홀을 형성하기 위한 식각공정이 어렵기 때문에 공정중에 새로운 변수가 발생하게 된다. 또한, 제 1 콘택홀 상부에 제 2 콘택홀이 형성되는 스택(Stack)구조 때문에 나타나는 콘택홀 불량문제 및 오버레이 문제가 발생하여 접합영역이 노출되지 않을 확률이 높다. 이와 아울러, 제 1 콘택홀을 형성하기 위해 제 1 층간절연막과 질화막을 식각하기 위해 최소 2번의 마스크공정과 식각공정이 이루어져 공정상 어려움이 발생한다.
따라서, 본 발명의 목적은 SAC를 이용한 콘택플러그 형성공정시, 발생되는 공정상의 어려움을 개선하기 위한 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 기판의 소정 부위에 게이트전극을 형성한 후, 그 상부에 실리사이드를 증착하고 소정의 마스크패턴을 이용한 식각공정을 행하여 실리사이드의 소정 부위를 식각하여 게이트전극간에 콘택플러그를 형성함으로써, 소정의 반도체 소자를 형성하는 공정단계가 감소됨과 아울러 공정이 단순해질 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
도 2는 본 발명의 실시예에 따라 반도체 기판 상부에 배치된 콘택 패드마스크와 콘택마스크를 도시한 반도체 소자의 평면도.
도 3은 도 2에 도시된 "A"를 확대하여 도시한 평면도.
도 4는 도 2에 도시된 콘택 패드마스크와 콘택마스크의 배치도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 게이트산화막
3 : 폴리실리콘 4 : 게이트전극
5 : 스페이서 6 : 버퍼층
7 : 소스 접합영역 8 : 드레인 접합영역
9 : 제 1 콘택플러그 10 : 층간절연막
11 : 제 2 콘택플러그 12 : 금속라인
100A,100B : 콘택 패드마스크
101 : 콘택 마스크
본 발명은 소정의 반도체 기판 상부에 게이트전극을 형성하는 단계와; 상기 게이트전극을 덮도록 버퍼층을 형성하는 단계와; 상기 버퍼층을 마스크로 이용한 이온 주입공정을 행하여 소스 및 드레인 접합영역을 형성하는 단계와; 상기 버퍼층을 덮도록 실리사이드를 증착한 후, 식각하여 상기 게이트전극간에 제 1 콘택플러그를 형성하는 단계와; 상기 제 1 콘택플러그를 덮도록 층간절연막을 증착한 후,식각공정을 행하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 매립하도록 제 2 콘택플러그를 형성하는 단계와; 상기 제 2 콘택플러그를 덮도록 금속라인을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다.
도 1(a)를 참조하면, 우선 소정의 반도체 기판(1)에 접합영역과 필드영역을 확정하기 위한 필드산화막(도시되지 않음)이 형성된 후, 소정의 마스크를 이용한 이온 주입공정을 행하여 필드산화막을 경계로 도시되지 않은 P-웰(P-Well)과 N-웰(N-Well)이 형성된다.
이후, 반도체 기판(1) 상부에 게이트절연막(2)과 폴리실리콘(2)이 순차적으로 증착된 후, 소정의 마스크공정을 이용한 식각공정에 의해 폴리실리콘(3) 및 게이트절연막(2)이 식각되어 게이트전극(4)이 형성된다.
이후, 게이트전극(4)을 포함한 전체 구조 상부에 질화막이 증착된 후, 소정의 제거공정에 의해 제거되어 게이트전극(4)을 덮도록 스페이서(5)가 형성된다. 이후, 스페이서(5) 상부에 폴리실리콘이 200 내지 400Å의 두께로 버퍼층(6)이 형성된다. 이후, 버퍼층(6)을 마스크로 이용한 소정의 이온 주입공정에 의해 반도체 소자의 소정 부위에 드레인 접합영역(7)과 소스 접합영역(8)이 형성된다.
이후, 전체 구조 상부에 실리사이드(예를 들면 Wsix, Tisix), 도핑되지 않은 폴리실리콘, 도프트 폴리실리콘, W 및 Ti중 어느 하나가 1500 내지 4000Å의 두께로 전면 증착되어 제 1 콘택플러그(9)가 형성된다.
도 1(b)를 참조하면, 이후, 전체 구조 상부에 도 2에 도시된 바와 같이, 소정의 콘택 패드마스크(100A,100B)와 콘택마스크(101)가 위치된다.
이를 상세히 하면, 드레인 접합영역(7)과 대응되는 전체 구조 상부에는 콘택 패드마스크(100B)와 콘택마스크(101)가 적층된 구조로 위치됨과 아울러 소스 접합영역(8)과 대응되는 전체 구조 상부에는 콘택 패드마스크(100A)만 위치된다.
여기서, 드레인 접합영역(7)과 대응되게 위치되는 콘택 패드마스크(100B)와 콘택마스크(101)의 적층구조 형태는 도 3에 도시된 바와 같이, 콘택마스크(101)가 콘택 패드마스크(100B)의 중앙에 위치됨과 아울러 콘택마스크(101)의 장축방향의 외측과 콘택 패드마스크(100B)의 장축방향의 외측이 0.05㎛정도의 간격(L)을 갖도록 콘택마스크(101)가 콘택 패드마스크(100B) 상부에 위치된다.
또한, 도 4에 도시된 바와 같이, 반도체 소자의 단위셀당 기준으로 할 경우, 소스 접합영역(8)과 대응되게 위치되는 콘택 패드마스크(100A)의 단축방향의 폭(W)은 0.25㎛정도로 설정되고, 드레인 접합영역(7)과 대응되게 위치되는 콘택 패드마스크(100B)의 단축방향의 폭(W)은 0.30㎛정도로 설정됨과 아울러 장축방향의 폭(W)은 0.50㎛정도로 설정된다.
또한, 드레인 접합영역(7)과 대응되게 위치되는 콘택 패드마스크(100B)들 간의 간격(L)은 0.25㎛로 설정됨과 아울러 소스 접합영역(8)과 대응되게 위치되는 콘택 패드마스크(100A)와 드레인 접합영역(7)과 대응되게 위치되는 콘택 패드마스크(100B)와의 간격(L)은 0.25㎛로 설정된다.
이와 같이 설정된 콘택 패드마스크(100A,100B)와 콘택 마스크(101)를 이용한 소정의 식각공정에 의해 제 1 콘택플러그(9), 버퍼층(6) 및 스페이서(5)가 순차적으로 식각된다. 여기서, 제 1 콘택플러그(9)들 간의 최소간격은 0.15㎛로 설정되도록 식각된다.
도 1(c)를 참조하면, 이후, 전체 구조 상부에 IPO 또는 BPSG가 증착된 후, CMP에 의해 소정 부위가 연마됨과 아울러 평탄화되어 층간절연막(10)이 형성된다.
이후, 층간절연막(10) 상부에 감광막이 코팅된 후, 소정의 노광 및 현상공정에 의해 패터닝되어 감광막패턴이 형성된다. 이후, 감광막 패턴을 이용한 소정의 식각공정에 의해 제 1 콘택플러그(9)가 노출되도록 식각되어 콘택홀이 형성된다.
이후, 콘택홀을 포함한 전체 구조 상부에 W이 증착된 후, CMP에 의해 소정 부위가 연마됨과 아울러 평탄화되어 제 2 콘택플러그(11)가 형성된다.
이후, 제 2 콘택플러그(11)를 포함한 전체 구조 상부에 상부 금속라인(12)이 형성된다.
전술한 바와 같이, 본 발명은 반도체 기판의 소정 부위에 게이트전극이 형성된 후, 그 상부에 실리사이드가 증착되고 소정의 마스크패턴을 이용한 식각공정에 의해 식각되어 게이트전극간에 콘택플러그가 형성된다.
상술한 바와 같이, 본 발명은 반도체 기판의 소정 부위에 게이트전극을 형성한 후, 그 상부에 실리사이드를 증착하고 소정의 마스크패턴을 이용한 식각공정을 행하여 실리사이드의 소정 부위를 식각하여 게이트전극간에 콘택플러그를 형성함으로써, 소정의 반도체 소자를 형성하는 공정단계가 감소됨과 아울러 공정이 단순해질 수 있다.
Claims (7)
- 소정의 반도체 기판 상부에 게이트전극을 형성하는 단계와;상기 게이트전극을 덮도록 버퍼층을 형성하는 단계와;상기 버퍼층을 마스크로 이용한 이온 주입공정을 행하여 소스 및 드레인 접합영역을 형성하는 단계와;상기 버퍼층을 덮도록 실리사이드를 증착한 후, 식각하여 상기 게이트전극간에 제 1 콘택플러그를 형성하는 단계와;상기 제 1 콘택플러그를 덮도록 층간절연막을 증착한 후, 식각공정을 행하여 콘택홀을 형성하는 단계와;상기 콘택홀을 매립하도록 제 2 콘택플러그를 형성하는 단계와;상기 제 2 콘택플러그를 덮도록 금속라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼층은 폴리실리콘이 200 내지 400Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 콘택플러그는 도핑되지 않은 폴리실리콘, 도프트 폴리실리콘, W 및 Ti중 어느 하나가 1500 내지 4000Å의 두께로 형성되는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 콘택플러그는 상기 드레인 접합영역과 대응되는 전체 구조 상부에 콘택 패드마스크와 콘택마스크가 적층된 구조로 위치됨과 아울러 상기 소스 접합영역과 대응되는 전체 구조 상부에는 상기 콘택 패드마스크만 위치되어 소정의 식각공정에 의해 식각되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 콘택마스크는 상기 콘택 패드마스크의 중앙에 위치됨과 아울러 상기 콘택 패드마스크 장축방향의 외측과 0.05㎛정도의 간격을 두고 위치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 콘택 패드마스크의 단축방향의 폭은 0.25㎛정도로 설정되고, 상기 콘택 패드마스크의 단축방향의 폭은 0.30㎛정도로 설정됨과 아울러 장축방향의 폭은 0.50㎛정도로 설정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘택 패드마스크들 간의 간격은 0.25㎛로 설정됨과 아울러 상기 콘택 패드마스크와 상기 콘택 패드마스크와의 간격은 0.25㎛로 설정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| JP3966918B2 (ja) * | 1996-02-23 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
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| US6083803A (en) * | 1998-02-27 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive projection and methods of increasing alignment tolerances |
| US6163047A (en) * | 1999-07-12 | 2000-12-19 | Vanguard International Semiconductor Corp. | Method of fabricating a self aligned contact for a capacitor over bitline, (COB), memory cell |
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Cited By (4)
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|---|---|---|---|---|
| US7465629B2 (en) | 2005-11-09 | 2008-12-16 | Dongbu Electronics Co., Ltd. | Flash memory and method for manufacturing the same |
| US7952133B2 (en) | 2005-11-09 | 2011-05-31 | Dongbu Electronics Co., Ltd. | Flash memory and method for manufacturing the same |
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