KR100549568B1 - 반도체소자의 비트라인콘택홀 형성방법 - Google Patents

Abstract

본 발명은 트랜지스터의 제조방법에 관한 것으로서, 특히, 반도체기판에 소자분리막을 형성하고, 그 위에 게이트산화막, 워드라인층 및 워드라인마스크층을 적층한 후 감광막으로 식각하여 워드라인마스크층을 부분 식각하는 단계와; 상기 단계 후에 메인셀지역의 감광막을 제거한 후 블랭킷 식각으로 워드라인마스크층, 워드라인층 및 게이트산화막을 식각하여 주변회로지역의 게이트보다 높이가 낮은 게이트를 형성하는 단계와; 상기 단계 후에 주변회로지역의 감광막을 제거한 후 상기 게이트 전면에 장벽층을 형성하는 단계와; 상기 장벽층을 포함하는 게이트를 매립하도록 층간절연막을 형성하는 단계와; 상기 단계 후에 층간절연막을 화학기계적연마법으로 주변회로지역의 상부 장벽층까지 식각하여 워드라인마스크층을 노출시키는 단계와; 상기 단계 후에 감광막을 적층하여 반도체기판의 활성영역을 개방하도록 비트라인 및 저장전극콘택홀을 형성하는 단계를 포함하는 반도체소자의 비트라인 콘택홀 형성방법인 바, 메인셀지역의 게이트와 주변회로지역의 게이트에 위상차를 이용하여 마스킹식각으로 비트라인콘택홀과 전하저장콘택홀을 동시에 잔류물질 없이 효율적으로 형성하도록 하는 매우 유용하고 효과적인 발명이다.

Description

반도체소자의 비트라인콘택홀 형성방법

본 발명은 비트라인용 콘택홀을 형성하는 방법에 관한 것으로서, 특히, 메인셀지역 및 주변회로지역에 게이트를 높이차를 준 후에 화학기계적연마공정을 진행하여 주변회로지역의 게이트에 적층된 장벽층을 제거하여 마스킹식각으로 비트라인콘택홀과 전하저장콘택홀을 동시에 잔류물질 없이 효율적으로 형성하도록 하는 반도체소자의 비트라인콘택홀 형성방법에 관한 것이다.

일반적으로, 반도체소자가 고집적화됨에 따라 소자를 구성하는 각종의 패턴들의 워드라인 및 비트라인의 선폭 및 공간들이 현저하게 줄어들고 있으며, 특히, 트랜지스터 게이트의 디자인 룰(Design Rule)은 점차적으로 고집적화됨에 따라 그 위에 적층되는 층에 보이드(Void)를 형성하므로 후속 공정에서 콘택홀지역에 데미지를 가하여 소자의 누설전류를 유발시키는 원인으로 작용한다.

도 1(a) 내지 도 1(d)는 종래의 비트라인 콘택홀 형성방법을 순차적으로 보인 도면으로서, 우선, 소자의 메인 셀지역(Main Cell Drain) 및 주변 회로지역을 대비하여서 동시에 공정을 진행하는 상태를 설명하도록 한다.

도 1(a)는 반도체 기판(1)에 소자분리막(2)을 형성한 후에 게이트산화막(3), 워드라인층(4) 및 워드라인마스크층(5) 적층한 후에 감광막(6)으로 식각하여 워드라인 패턴을 형성하는 상태를 도시하고 있다.

도 1(b)는 전 영역에 나이트라이드막으로 된 장벽층(7)을 적층한 후에 감광막을사용하여 주변회로 지역의 장벽층(7‘)을 식각으로 제거하도록 한다. 이때, 주변회로부의 장벽층(7’)을 제거하는 이유는 후속공정에서 게이트의 상부에 형성되는 비트라인콘택홀을 형성할 때 식각을 용이하게 하도록 한다.

도 1(c)는 상기 결과물 상에 보호산화막층(11) 및 층간절연층(8)을 순차적으로 적층하도록 한다. 이 보호산화막층(11)은 층간절연막층(8)에 전하를 띠고 있는 이온이 기판의 정션(Junction)으로 침투하는 것을 방지하는 역할을 한다.

이때, 상기 장벽층(7)의 상부에 보호산화층(11)이 적층되는 관계로 게이트사이의 간격이 매우 좁아지게 되어서 층간절연막(8)이 충분한 유동성을 발휘하지 못하여 기포가 충진되어 있는 보이드(8‘)가 형성되어지게 된다.

도 1(d)는 상기 층간절연층(8)을 화학기계적연마공정으로 평탄화시킨 후 감광막(12)을 사용하여 비트라인콘택홀(Bit-line Contact) 및 전하저장콘택홀(Storage Node Contact)(9)을 형성하는 상태를 도시하고 있다.

그런데, 상기한 바와 같이, 층간절연층(8)에 형성되어 있는 보이드(8‘)로 인하여 메인셀지역에 콘택홀(9)을 형성할 때 보이드(8’)가 있는 부분은 식각시 발생되는 폴리머(Polymer)가 쌓여서 콘택홀(9)의 박면에 산화막이 제거되지 않는 상태로 산화막잔류물질(9a)이 잔류되어지게 된다.

이때, 상기 보이드(8‘)가 심하게 형성되는 경우에는 워드라인(Word-Line)의 골을 따라 이웃한 콘택홀들이 식각시 서로 연결되므로 반도체소자를 제조하여 사용할 때 전기적으로 쇼트를 유발하여 소자불량을 유발하는 문제점을 지니고 있었다.

본 발명의 목적은 메인셀지역 및 주변회로지역에 게이트산화막, 워드라인층을 적층하여 식각으로 게이트전극을 형성한 후 상부에 장벽층을 적층하고 그 위에 보호산화막층 없이 직접 층간절연막을 적층하여 식각으로 양자의 게이트에 우상차르 준 후에 화학기계적연마공정을 진행하면 주변회로지역의 게이트에 적층된 장벽층을 제거하여 마스킹식각으로 비트라인콘택홀과 전하저장콘택홀을 동시에 잔류물질 없이 효율적으로 형성하도록 하는 것이 목적이다.

이러한 목적은 반도체기판에 소자분리막을 형성하고, 그 위에 게이트산화막, 워드라인층 및 워드라인마스크층을 적층한 후 감광막으로 식각하여 워드라인마스크층을 부분 식각하는 단계와; 상기 단계 후에 메인셀지역의 감광막을 제거한 후 블랭킷 식각으로 워드라인마스크층, 워드라인층 및 게이트산화막을 식각하여 주변회로지역의 게이트보다 높이가 낮은 게이트를 형성하는 단계와; 상기 단계 후에 주변회로지역의 감광막을 제거한 후 상기 게이트 전면에 장벽층을 형성하는 단계와; 상기 장벽층을 포함하는 게이트를 매립하도록 층간절연막을 형성하는 단계와; 상기 단계 후에 층간절연막을 화학기계적연마법으로 주변회로지역의 상부 장벽층까지 식각하여 워드라인마스크층을 노출시키는 단계와; 상기 단계 후에 감광막을 적층하여 반도체기판의 활성영역을 개방하도록 비트라인 및 저장전극콘택홀을 형성하는 단계를 포함하는 반도체소자의 비트라인 콘택홀 형성방법을 제공함으로써 달성된다.

그리고, 상기 워드라인층은 폴리실리콘층 혹은 폴리실리콘층/텅스텐실리사이드층의 이중층으로 형성되어지고, 상기 워드라인층은 500 ∼ 3000Å의 두께를 갖는다.

그리고, 상기 워드라인마스크층은 MTO, HTO, LP-TEOS 및 PE-TEOS층중에 어느 하나를 사용하도록 하고, 상기 워드라인마스크층은 500 ∼ 4000Å의 두께로 형성하도록 하며, 상기 장벽층은 100 ∼ 1000Å의 두께로 형성하도록 한다.

또한, 상기 층간절연막은 BPSG막을 사용하도록 하고, 1000 ∼ 10000Å의 두께로 형성한다.

그리고, 상기 반도체기판에 게이트산화막, 워드라인층 및 워드라인마스크층을 적층한 후 감광막을 적층하는 단계 후에 메인셀지역의 감광막을 게이트 높이로 맞추도록 노광하는 단계를 더 포함하여서 메인셀지역과 주변회로지역의 게이트의 위상차(Topology)를 갖도록 할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.

도 2(a) 내지 도 2(e)는 본 발명의 일실시예에 따른 비트라인 콘택홀 형성방법을 순차적으로 보인 도면이다.

도 2(a)는 반도체기판(10)에 소자분리막(15)을 형성하고, 그 위에 게이트산화막(20), 워드라인층(30) 및 워드라인마스크층(40)을 적층한 후 감광막(50)으로 식각하여 워드라인마스크층(40)을 부분 식각하는 상태를 도시하고 있다.

이때, 상기 워드라인층(30)은 폴리실리콘층인 단일층 혹은 폴리실리콘층/텅스텐실리사이드층인 이중층이고, 두께는 500 ∼ 3000Å인 것이 바람직하다.

그리고, 상기 워드라인마스크층(40)은 MTO, HTO, LP-TEOS 및 PE-TEOS층중에 어느 하나를 사용하고, 적층되는 두께는 500 ∼ 4000Å인 것이 바람직하다.

도 2(b)는 상기 단계 후에 메인셀지역의 감광막(50)을 제거한 후 블랭킷 식각(Blancket Etch)으로 워드라인마스크층(40), 워드라인층(30) 및 게이트산화막(20)을 식각하여 주변회로지역보다 게이트 높이가 낮은 게이트를 형성하는 상태를 도시하고 있다.

도 2(c)는 상기 단계 후에 주변회로지역의 감광막(50)을 제거한 후 전지역에 장벽층(60) 및 층간절연막(70)을 적층하는 상태를 도시하고 있다.

상기 장벽층(60)은 100 ∼ 1000Å의 두께로 형성하고, 상기 층간절연막(70)은 BPSG막을 사용하여 1000 ∼ 10000Å의 두께로 형성하도록 한다.

도 2(d)는 상기 단계 후에 층간절연막(70)을 화학기계적연마법(CMP; Chemical Mechanical Polishing)으로 주변회로지역의 상부 장벽층(60)까지 식각하여 워드라인마스크층(40)을 노출시키는 상태를 도시하고 있다.

한편, 종래와 다르게 장벽층(60) 상에 보호산화막층이 없으므로 층간절연막(70)이 주입되는 게이트의 간격이 넓어져서 보이드(Void)가 발생되는 것을 효과적으로 방지하게 된다.

도 2(e)는 상기 단계 후에 감광막(80)을 적층하여 반도체기판(10)의 활성영역을 개방하도록 비트라인(Bit-Line) 및 저장전극(Storage Node)의 콘택홀(90)을 형성하는 상태를 도시하고 있다.

이때, 층간절연막(70)에 보이드가 없으므로 콘택홀(90)이 잔류물질 없이 깨끗하게 식각되면서 반도체기판(10)의 활성영역이 노출되어지게 된다.

한편, 도 3(a) 내지 도 3(b)는 본 발명의 다른 실시예에 따른 비트라인 콘택홀 형성방법을 순차적으로 보인 도면으로서, 상기 일실시예와 거의 동일하나 단지 상기 반도체기판(10)에 게이트산화막(20), 워드라인층(30) 및 워드라인마스크층(40)을 적층한 후 감광막(50)을 적층하는 단계 후에 메인셀지역의 감광막(50)을 게이트 높이로 맞추도록 노광하는 단계를 더 포함하여서 메인셀지역의 게이트와 주변 회로지역의 게이트가 높이차를 갖도록 하는 점이 다르다.

그리고, 도 4(a) 내지 도 4(b)는 본 발명의 또 다른 실시예에 따른 비트라인 콘택홀 형성방법을 순차적으로 보인 도면으로서, 상기 일실시예와 거의 동일하나 단지 메인셀지역의 감광막(50)을 일정 정도 선택적으로 노광하여 제거하도록 한다.

그리고, 도 4(b)에서와 같이, 상기 감광막(50)을 건식식각으로 에치빽(Etch-Back)하면, 주변회로지역에 비하여 감광막(50)이 얇게 덮여 있는 메인셀지역이 먼저 제거되면서 워드라인마스크층(40)을 선택적으로 더 식각하여 메인셀지역의 게이트 높이가 주변회로지역의 게이트 높이보다 낮도록 한다.

상기한 바와 같이 본 발명에 따른 반도체소자의 비트라인 콘택홀 형성방법을 이용하게 되면, 메인셀지역 및 주변회로지역에 게이트산화막, 워드라인층을 적층하여 식각으로 게이트전극을 형성한 후 상부에 장벽층을 적층하고 그 위에 보호산화막층 없이 직접 층간절연막을 적층하여 화학기계적연마공정을 진행하면 주변회로지역의 게이트에 적층된 장벽층을 제거하므로 메인셀지역의 게이트와 주변회로지역의 게이트에 발생하는 높이차를 이용하여 마스킹식각으로 비트라인콘택홀과 전하저장콘택홀을 동시에 잔류물질 없이 효율적으로 형성하도록 하는 매우 유용하고 효과적인 발명이다.

도 1(a) 내지 도 1(d)는 종래의 비트라인 콘택홀 형성방법을 순차적으로 보인 도면.

도 2(a) 내지 도 2(e)는 본 발명의 일실시예에 따른 비트라인 콘택홀 형성방법을 순차적으로 보인 도면.

도 3(a) 내지 도 3(b)는 본 발명의 다른 실시예에 따른 비트라인 콘택홀 형성방법을 순차적으로 보인 도면.

도 4(a) 내지 도 4(b)는 본 발명의 또 다른 실시예에 따른 비트라인 콘택홀 형성방법을 순차적으로 보인 도면.

*도면의 주요 부분에 대한 부호의 설명*

10 : 반도체기판 15 : 소자분리막

20 : 게이트산화막 30 : 워드라인층

40 : 워드라인 마스크층 50 : 감광막

60 : 장벽층 70 : 층간절연막

80 : 감광막 90 : 비트라인 콘택홀

Claims (5)

1. 반도체기판에 소자분리막을 형성하고, 그 위에 게이트산화막, 워드라인층 및 워드라인마스크층을 적층한 후 감광막으로 식각하여 워드라인마스크층을 부분 식각하는 단계와;

   상기 단계 후에 메인셀지역의 감광막을 제거한 후 블랭킷 식각으로 워드라인마스크층, 워드라인층 및 게이트산화막을 식각하여 주변회로지역의 게이트보다 높이가 낮은 게이트를 형성하는 단계와;

   상기 단계 후에 주변회로지역의 감광막을 제거한 후 상기 게이트 전면에 장벽측을 형성하는 단계와;

   상기 장벽층을 포함하는 게이트를 매립하도록 층간절연막을 형성하는 단계와;

   상기 단계 후에 층간절연막을 화학기계적연마법으로 주변회로지역의 상부 장벽층까지 식각하여 워드라인마스크층을 노출시키는 단계와;

   상기 단계 후에 감광막을 적층하여 반도체기판의 활성영역을 개방하도록 비트라인 및 저장전극콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 비트라인 콘택홀 형성방법.
2. 제 1 항에 있어서, 상기 워드라인마스크층은 MTO, HTO, LP-TEOS 및 PE-TEOS층중에 어느 하나를 선택하여 사용하는 것을 특징으로 하는 반도체소자의 비트라인 콘택홀 형성방법.
3. 제 1 항에 있어서, 상기 장벽층은 100 ∼ 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 비트라인 콘택홀 형성방법.
4. 제 1 항에 있어서, 상기 층간절연막은 BPSG막을 사용하도록 하고, 1000 ∼ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 콘택홀 형성방법.
5. 제 1 항에 있어서, 상기 반도체기판에 게이트산화막, 워드라인층 및 워드라인마스크층을 적층한 후 감광막을 적층하는 단계 후에 메인셀지역의 감광막을 게이트 높이로 맞추도록 노광하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 비트라인 콘택홀 형성방법.