KR100316059B1 - Mml반도체소자제조방법 - Google Patents

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Abstract

본 발명은 로직게이트전극을 개방시킨 후에 소오스/드레인영역에 실리사이드층을 형성하는 단계와; 상기 디램영역 및 로직영역의 전면에 일정 두께로 제1인터폴리산화막을 적층하는 단계와; 상기 제1인터폴리산화막 상부에 감광막을 적층한 후 디램영역의 감광막을 제거하여 로직영역의 감광막만 남도록 하는 단계와; 상기 결과물을 전면 식각하여 디램의 페리 영역과 로직 영역의 단차를 없애는 단계와; 상기 디램의 페리 영역과 로직 영역의 단차를 없앤후 디램 영역 및 로직 영역의 제1 콘택부위를 갖도록 제1 감광막을 적층하는 단계와; 상기 제 1 감광막의 제1콘택 부위를 통하여 디램게이트전극 및 로직게이트전극의 실리사이드층으로 개방되는 제1콘택홀을 형성하는 단계와; 상기 제1콘택홀에 하부금속층을 적층한 후 제2감광막으로 식각을 하여 하부금속배선을 형성하는 단계와; 상기 하부 금속이 형성된 결과물의 전영역에 제2인터폴리산화막을 적층한 후 그 위에 디램영역과 로직영역의 하부금속배선의 위치에 제2콘택부위를 갖는 제3감광막을 적층하는 단계와; 상기 제3감광막의 제2콘택부위를 통하여 하부의 제2인터폴리산화막을 식각하여 제2콘택홀을 형성하는 단계와; 상기 제2콘택홀이 형성된 결과물 전면에 상부금속배선층을 적층하는 단계와, 상기 상부금속배선층의 불필요한 부분을 제거하기 위한 제4감광막을 적층하는 단계와, 상기 제4감광막으로 불필요한 상부금속배선층을 식각하여 하부금속배선과 연결되는 상부금속배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 MML반도체소자 제조방법인 바, 디램영역 및 로직영역에 콘택홀을 형성하여 제2단계에 걸쳐 금속배선을 형성하므로 로직영역의 실리사이드층의 손상을 방지하고 금속배선의 형성을 정확하고, 용이하게 하는 매우 유용하고 효과적인 발명이다.

Description

ＭＭＬ반도체소자 제조방법{METHOD FOR MANUFACTURING THE MML SEMICONDUCTOR DEVICE}
본 발명은 MML반도체소자에 관한 것으로서, 특히, 로직영역의 트랜지스터를 개방시켜 실리사이드층을 형성한 후 디램영역 및 로직영역에 형성된 제1콘택홀을 이용하여 하부금속배선을 형성하고, 다시 인터폴리산화막을 적층하여 디램영역 및 로직영역에 제2콘택홀을 형성하여 그 내부에 상부금속배선을 적층하므로 로직영역의 실리사이드층의 손상을 방지하고 콘택홀을 다수에 걸쳐 형성하므로 금속배선의 형성을 용이하도록 하는 MML반도체소자 제조방법에 관한 것이다.
일반적으로, 메모리(Memory)와 로직(Logic)이 단일칩에 형성되는 복합반도체(MML: Merged Memory Logic)가 최근에 들어 많은 관심을 보이면서 점차적으로 많이 사용하는 추세에 있으며, 이 MML반도체장치는 로직과 메모리를 한 칩에서 단일한 공정으로 제조하는 것이 가능하므로 특별한 설계의 변경 없이도 기존 칩들에 비하여 고속으로 동작하고, 저전력으로 사용하는 것이 가능한 장점을 지닌다.
그 반면에, 메모리제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단위칩의 크기가 커지며, 이에 따라 제조공정을 진행하기에 많은 어려움을 요하는 단점도 지니고 있을 뿐만 아니라 메모리에서의 트랜지스터는 높은전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한칩으로 제조하여야 한다.
이와 같이, 종래에는 반도체기판에서 메모리영역과 로직영역에 필드산화막과 트랜지스터의 게이트전극을 동시에 형성하여 게이트전극의 측면부분에 스페이서막을 적층하고, 다시 활성영역에 이온을 주입하여 소오스/드레인을 형성한 후 그 공정 후에 메모리영역의 필드산화막 상에 커패시터(Capacitor)를 800℃에 이르는 고온 공정으로 형성하였으며, 연속하여 로직영역의 트랜지스터와 메모리영역의 트랜지스터 및 커패시터 상에 산화막으로 된 절연층 및 금속배선층을 다층으로 적층하여 이후 공정을 진행하게 된다.
그런데, 상기한 바와 같이, 메모리영역의 트랜지스터는 누설전류방지에 비중을 두는 반면에 로직영역의 트랜지스터의 경우에는 높은 전류구동능력을 가지는 것에 비중을 두게 되는 것으로서, 종래에는 로직영역 및 메모리영역의 트랜지스터를 모두 형성한 후에 메모리영역에서 고온(800℃정도)의 커패시터를 제조하는 공정을 진행하므로 로직영역에서 이미 제조된 트랜지스터에, 특히, 트랜지스터의 소오스/드레인영역 및 활성영역에 형성되는 실리사이드층에 중대한 영향을 가하여 로직영역의 트랜지스터의 전류구동능력을 저하시켜 소자의 성능저하시키는 문제점을 지니고 있었다.
또한, 메모리역할을 하는 디램(DRAM)영역은 트랜지스터와 커패시터가 형성되어지고, 로직(Logic)영역은 트랜지스터만이 형성되므로 양자를 한 칩에 형성하여절연막을 적층하게 되면 전적으로 높이가 높아질 뿐만 아니라 디램영역의 커패시터 높이로 인하여 그 후에 진행되는 콘택을 형성하는 공정이 2㎛정도의 High Aspect Ratio로 인하여 상당한 Deep Contact이 형성되어지므로 정확한 콘택을 형성하지 못하는 문제점을 지니고 있었다.
본 발명의 목적은 로직영역의 트랜지스터를 개방시켜 실리사이드층을 형성한 후 디램영역 및 로직영역에 형성된 제1콘택홀을 이용하여 하부금속배선을 형성하고, 다시 인터폴리산화막을 적층하여 디램영역 및 로직영역에 제2콘택홀을 형성하여 그 내부에 상부금속배선을 적층하므로 로직영역의 실리사이드층의 손상을 방지하고 콘택홀을 다수에 걸쳐 형성하므로 금속배선의 형성을 용이하도록 하는 것이 목적이다.
도 1 내지 도 14는 본 발명의 일실시예에 따른 MML반도체소자 제조방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 필드산화막
20 : 디램게이트전극 25 : 로직게이트전극
30 : 커패시터 35 : 절연막
40 : 실리사이드층 45 : 제1인터폴리산화막
48 : 로직영역만을 덮는 감광막
50 : 제1감광막 55 : 제1콘택부위
60 : 하부금속배선층 65 : 제2감광막
70 : 하부금속배선 75 : 제2인터폴리산화막
80 : 제3감광막 85 : 제2콘택부위
90 : 상부금속배선층 95 : 제4감광막
100 : 상부금속배선
이러한 목적은 디램영역에 디램게이트전극 및 커패시터를 형성하고, 로직영역에는 로직게이트전극을 형성한 후에 전 영역에 절연막을 적층하는 단계와; 상기 절연막중에서 로직영역의 부분을 제거하여 로직게이트전극을 개방시킨 후에 소오스/드레인영역에 실리사이드층을 형성하는 단계와; 상기 디램영역 및 로직영역의 전면에 일정 두께로 제1인터폴리산화막을 적층하는 단계와; 상기 제1인터폴리산화막 상부에 감광막을 적층한 후 디램영역의 감광막을 제거하여 로직영역의 감광막만 남도록 하는 단계와; 상기 결과물을 전면 식각하여 디램의 페리 영역과 로직 영역의 단차를 없애는 단계와; 상기 디램의 페리 영역과 로직 영역의 단차를 없앤후 디램 영역 및 로직 영역의 제1 콘택부위를 갖도록 제1 감광막을 적층하는 단계와; 상기 제 1 감광막의 제1콘택 부위를 통하여 디램게이트전극 및 로직게이트전극의 실리사이드층으로 개방되는 제1콘택홀을 형성하는 단계와; 상기 제1콘택홀에 하부금속층을 적층한 후 제2감광막으로 식각을 하여 하부금속배선을 형성하는 단계와; 상기 하부 금속이 형성된 결과물의 전영역에 제2인터폴리산화막을 적층한 후 그 위에 디램영역과 로직영역의 하부금속배선의 위치에 제2콘택부위를 갖는 제3감광막을 적층하는 단계와; 상기 제3감광막의 제2콘택부위를 통하여 하부의 제2인터폴리산화막을 식각하여 제2콘택홀을 형성하는 단계와; 상기 제2콘택홀이 형성된 결과물 전면에 상부금속배선층을 적층하는 단계와, 상기 상부금속배선층의 불필요한 부분을 제거하기 위한 제4감광막을 적층하는 단계와, 상기 제4감광막으로 불필요한 상부금속배선층을 식각하여 하부금속배선과 연결되는 상부금속배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 MML반도체소자 제조방법을 제공함으로써 달성된다.
그리고, 상기 절연막을 식각하여 로직게이트전극을 노출하기 위하여 건식식각을 이용하도록 하고, 상기 로직게이트전극에 형성되는 실리사이드층은 Ti(티타늄)혹은 Co(코발트)중에 어느 하나를 선택하여 사용하도록 하며, 상기 제2인터폴리산화막은 증착된 후에 상부면을 화학기계적연마법(CMP; Chemical Mechanical Polishing)으로 평탄화시키며, 상기 감광막을 제1인터폴리산화막 상에 적층하여 디램영역의 단차를 줄여 로직영역의 단차와 동일하게 형성하기 위하여 습식식각(Wet Etch) 혹은 건식식각(Dry Etch)을 이용하도록 하는 MML반도체소자 제조방법을 제공함으로써 달성된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1은 디램영역(a)에 디램게이트전극(20) 및 커패시터(30)를 형성하고, 로직영역(b)에는 로직게이트전극(25)을 형성한 후에 전 영역에 절연막(35)을 적층한 상태를 도시하고 있다.
도 2는 상기 절연막(35) 가운데에서 로직영역(b)의 부분을 습식식각 혹은 건식식각으로 제거하여 로직게이트전극(25)을 개방시킨 후에 소오스/드레인영역에 실리사이드층(40)을 형성하는 상태를 도시하고 있으며, 이 실리사이드층(40)은 TiSi2혹은 CoSi2층으로 형성하도록 한다.
그리고, 도 3은 상기 디램영역(a) 및 로직영역(b)의 전면에 일정 두께로 제1인터폴리산화막(45)을 적층하는 상태를 도시하고 있다.
도 4는 상기 제1인터폴리산화막 상부에 감광막(미도시함)을 적층한 후 디램영역(a)의 감광막을 제거하여 로직 영역의 감광막(48)만 남도록 한 상태를 도시하고 있다.
그리고, 도 5는 상기 단계후 전면 식각을 통해 디램의 페리 영역과로직영역(b)의 단차를 없앤 상태를 도시하고 있다.
도 6은 상기 단계 후 디램영역(a) 및 로직영역(b)에 제1콘택부위(55)를 갖도록 제1감광막을 적층한 상태를 도시하고 있다.
도 7은 상기 제1감광막(50)의 제1콘택부위(55)를 통하여 제1인터폴리산화막(45) 및 절연막(35)을 식각하여 디램게이트전극(20) 및 로직게이트전극(25)의 실리사이드층으로 개방되는 제1콘택홀(47)을 형성하는 상태를 도시하고 있다.
도 8은 상기 제1콘택홀(47)에 하부 금속 배선층(60)을 적층한 상태를 도시하고 있다.
도 9는 상기 하부 금속 배선층(60)상에 제2감광막(65)을 적층한 상태를 도시하고 있다.
도 10은 상기 제2감광막(65)을 이용하여 하부 금속 배선층(60)에서 불필요한 부분을 식각하여 하부금속배선(70)을 형성하는 상태를 도시하고 있다.
도 11은 상기 결과물의 전면에 제2인터폴리산화막(75)을 적층하여 하부금속배선(70)이 형성된 위치에 제2콘택부위(85)를 갖는 제3감광막(80)을 형성한 상태를 도시하고 있다.
도 12는 상기 제3감광막(80)의 제2콘택부위(85)를 통하여 제2인터폴리산화막(75)을 식각하여 하부금속배선(70)이 노출되는 제2콘택홀(77)을 형성한 상태를 도시하고 있다.
도 13은 상기 제2콘택홀(77)에 함입되는 상부금속배선층(90)을 적층한 상태를 도시하고 있다.
도 14는 상기 상부금속배선층(90)에서 불필요한 부분을 제거하기 위한 제4감광막(95)을 적층한 상태를 도시하고 있다.
도 15는 상기 제4감광막(95)으로 불필요한 상부금속배선층(90)을 식각하여 하부금속배선(70)과 연결되는 상부금속배선(100)을 형성한 상태를 도시하고 있다.
상기한 바와 같이 본 발명에 따른 MML반도체소자제조방법을 이용하게 되면, 디램영역에 고온 공정으로 커패시터를 형성한 후 디램영역 및 로직영역에 적층되어 있는 절연막을 식각하여서 로직영역의 트랜지스터를 개방시켜 실리사이드층을 형성하므로 디램영역의 커패시터 고온 열공정으로 인한 로직영역의 실리사이드층의 비저항 감소 및 손상을 방지할 수 있다.
또한, 감광막을 이용하여 디램영역 및 로직영역의 제1인터폴리산화막에 제1콘택홀을 형성하여 하부금속배선을 1단계로 형성하고, 다시 상기 결과물에 제2인터폴리산화막을 적층하여 디램영역 및 로직영역에 제2콘택홀을 형성한 후 상부금속배선을 상기 하부금속배선에 연결하므로 제2단계로 분리하여 제1,제2인터폴리산화막의 제1,제2콘택홀을 형성한 후에 금속배선을 적층하므로 식각공정시 활성영역의 데미지(Damage)를 최소화하고 상,하부금속배선층의 갭필링(Gap Filling)을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Claims (6)

  1. 디램영역에 디램게이트전극 및 커패시터를 형성하고, 로직영역에는 로직게이트전극을 형성한 후에 전 영역에 절연막을 적층하는 단계와;
    상기 절연막중에서 로직영역의 부분을 제거하여 로직게이트전극을 개방시킨 후에 소오스/드레인영역에 실리사이드층을 형성하는 단계와;
    상기 디램영역 및 로직영역의 전면에 일정 두께로 제1인터폴리산화막을 적층하는 단계와;
    상기 제1인터폴리산화막 상부에 감광막을 적층한 후 디램영역의 감광막을 제거하여 로직영역의 감광막만 남도록 하는 단계와,
    상기 결과물을 전면 식각하여 디램의 페리 영역과 로직 영역의 단차를 없애는 단계와,
    상기 디램의 페리 영역과 로직 영역의 단차를 없앤후 디램 영역 및 로직 영역의 제1 콘택부위를 갖도록 제1 감광막을 적층하는 단계와,
    상기 제 1 감광막의 제1콘택 부위를 통하여 디램게이트전극 및 로직게이트전극의 실리사이드층으로 개방되는 제1콘택홀을 형성하는 단계와;
    상기 제1콘택홀에 하부금속층을 적층한 후 제2감광막으로 식각을 하여 하부금속배선을 형성하는 단계와;
    상기 하부 금속이 형성된 결과물의 전영역에 제2인터폴리산화막을 적층한 후 그 위에 디램영역과 로직영역의 하부금속배선의 위치에 제2콘택부위를 갖는 제3감광막을 적층하는 단계와;
    상기 제3감광막의 제2콘택부위를 통하여 하부의 제2인터폴리산화막을 식각하여 제2콘택홀을 형성하는 단계와;
    상기 제2콘택홀이 형성된 결과물 전면에 상부금속배선층을 적층하는 단계와,
    상기 상부금속배선층의 불필요한 부분을 제거하기 위한 제4감광막을 적층하는 단계와,
    상기 제4감광막으로 불필요한 상부금속배선층을 식각하여 하부금속배선과 연결되는 상부금속배선을 형성하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 MML반도체소자 제조방법.
  2. 제 1 항에 있어서, 상기 절연막을 식각하여 로직게이트전극을 노출하기 위하여 건식식각 혹은 습식식각을 이용하는 것을 특징으로 하는 MML반도체소자 제조방법.
  3. 제 1 항에 있어서, 상기 로직게이트전극에 형성되는 실리사이드층은 Ti혹은 Co중에 어느 하나를 선택하여 사용하는 것을 특징으로 하는 MML반도체소자 제조방법.
  4. 제 1 항에 있어서, 상기 제2인터폴리산화막을 증착한 후에 상부면을 화학기계적연마법으로 평탄화시키는 단계를 포함하는 것을 특징으로 하는 MML반도체소자 제조방법.
  5. 제 1 항에 있어서, 상기 감광막을 제1인터폴리산화막상에 적층하여 디램영역의 단차를 줄여 로직영역의 단차와 동일하게 형성하기 위하여 습식식각 혹은 건식식각을 이용하는 것을 특징으로 하는 MML반도체소자 제조방법.
  6. 제 1 항에 있어서, 상기 하부금속층을 적층한 후 제 2 감광막으로 디램 Cell 지역은 개방되고, 디램 Peri 와 로직영역만 금속배선이 형성되도록 하는 것을 특징으로 하는 MML반도체소자 제조방법.
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