KR100658475B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (9)
- 반도체 기판상의 제 1 영역에 복수의 게이트 전극을, 제 2 영역에 적어도 1개의 게이트 전극을 각각 형성한 후, 상기 제 1 및 제 2 영역의 게이트 전극의 양측에 제 1 불순물 확산층을 형성하는 공정과,상기 제 1 및 제 2 영역에 제 1 보호막을 형성하는 공정과,상기 제 1 및 제 2 영역에 절연막을 형성하고, 상기 제 2 영역의 상기 절연막을 가공하여 상기 제 2 영역의 게이트 전극의 양측에 측벽을 형성하는 동시에, 상기 측벽의 양측의 상기 반도체 기판의 표면을 노출시키는 공정과,상기 측벽의 양측에서 노출된 상기 반도체 기판에 상기 제 1 불순물 확산층과 일부 겹치도록 제 2 불순물 확산층을 형성하는 공정과,상기 제 1 및 제 2 영역에 제 2 보호막을 형성하는 공정과,상기 제 1 영역에는 상기 제 1 불순물 확산층을 노출시키는 제 1 접속 홀을, 상기 제 2 영역에는 상기 제 2 불순물 확산층을 노출시키는 제 2 접속 홀을 상기 제 1 및 제 2 보호막을 사용하여 각각 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1항에 있어서,상기 제 2 불순물 확산층을 형성한 후, 상기 제 2 불순물 확산층상에 금속 실리사이드막을 형성하는 공정을 포함하고,상기 제 2 접속 홀을 형성할 때에, 상기 제 2 영역에서 상기 금속 실리사이드막을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1항 또는 제 2항에 있어서,상기 제 1 및 제 2 보호막은 동일한 에칭 특성을 가지는 재료로 되고, 상기 제 1 및 제 2 접속 홀을 형성하는 공정은 상기 제 1 및 제 2 보호막의 재료에 대해 선택성이 낮은 조건에서 상기 각 게이트 전극을 매립하는 막 두께로 형성된 층간 절연막 및 상기 제 1 영역측의 상기 제 2 보호막이 관통될 때까지 이방성 에칭한 후, 상기 제 1 및 제 2 보호막의 재료에 대해 선택성이 높은 조건에서 상기 절연막을 이방성 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1항 또는 제 2항에 있어서,상기 층간 절연막을 형성한 후, 화학기계 연마법에 의해 상기 층간 절연막의 표면을 평탄화하는 공정을 더 포함하고,상기 화학기계 연마 시에, 상기 제 1 영역측에서의 상기 게이트 전극상의 상기 제 2 보호막이 제거될 때까지 상기 층간 절연막을 연마하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1항에 있어서,상기 제 2 보호막을 형성한 후, 상기 제 2 영역을 덮고 상기 제 1 영역을 개구시키는 마스크를 형성하고, 상기 마스크를 사용하여 상기 제 1 영역측의 상기 제 2 보호막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판상의 제 1 영역에 복수의 게이트 전극을, 제 2 영역에 적어도 1개의 게이트 전극을 각각 형성한 후, 상기 제 1 및 제 2 영역의 게이트 전극의 양측에 제 1 불순물 확산층을 형성하는 공정과,상기 제 1 및 제 2 영역에 제 1 보호막을 형성하는 공정과,상기 제 1 및 제 2 영역에 절연막을 형성하고, 상기 제 2 영역의 상기 절연막을 가공하여 상기 제 2 영역의 게이트 전극의 양측에 측벽을 형성하는 동시에, 상기 측벽의 양측의 상기 반도체 기판의 표면을 노출시키는 공정과,상기 측벽의 양측에서 노출된 상기 반도체 기판에 상기 제 1 불순물 확산층과 일부 겹치도록 제 2 불순물 확산층을 형성한 후, 상기 제 1 영역의 상기 절연막 및 상기 제 2 영역의 상기 측벽을 제거하는 공정과,상기 제 1 및 제 2 영역에 제 2 보호막을 형성하는 공정과,상기 제 1 영역에는 상기 제 1 불순물 확산층을 노출시키는 제 1 접속 홀을, 상기 제 2 영역에는 상기 제 2 불순물 확산층을 노출시키는 제 2 접속 홀을 상기 제 1 및 제 2 보호막을 사용하여 각각 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6항에 있어서,상기 제 2 불순물 확산층을 형성한 후, 상기 제 2 불순물 확산층상에 금속 실리사이드막을 형성하는 공정을 포함하고,상기 제 2 접속 홀을 형성할 때에, 상기 제 2 영역에서 상기 금속 실리사이드막을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 복수의 게이트 전극 및 소스/드레인을 각각 가지는 각 소자가 형성된 제 1 및 제 2 영역을 구비한 반도체 장치에 있어서,상기 제 1 영역의 상기 게이트 전극 사이를 매립하지 않을 정도의 막 두께로 제 1 보호막이 형성되는 동시에, 상기 제 1 보호막 상에 상기 제 1 영역의 상기 게이트 전극 사이를 매립하도록 절연막이 형성되어 있고,상기 제 2 영역의 상기 게이트 전극에만 측벽이 형성되는 동시에, 상기 제 2 영역의 소스/드레인 상에 금속 실리사이드막이 형성되고, 상기 측벽을 포함하는 상기 제 2 영역의 상기 게이트 전극을 덮도록 제 2 보호막이 형성되어 있고,상기 제 1 및 제 2 보호막의 일부가 측면으로부터 노출하는 제 1 및 제 2 접속 홀이 각각 형성되어 있고, 상기 제 1 및 제 2 접속 홀을 통해서 상기 제 1 영역의 소스/드레인 및 상기 금속 실리사이드막과 전기적으로 접속되도록 각 배선이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 복수의 게이트 전극 및 소스/드레인을 각각 가지는 각 소자가 형성된 제 1 및 제 2 영역을 구비한 반도체 장치에 있어서,상기 제 1 및 제 2 영역에, 합계한 막 두께가 상기 제 1 영역의 상기 게이트 전극 사이를 매립하지 않을 정도의 막 두께로 제 1 및 제 2 보호막이 형성되고,상기 제 1 영역에서는, 전면(全面)을 덮도록 상기 제 1 및 제 2 보호막이 형성되어 있고,상기 제 2 영역에서는, 상기 게이트 전극의 측면 및 그 근방에만 상기 제 1 보호막이 형성되는 동시에, 상기 제 2 영역의 소스/드레인 상에 금속 실리사이드막이 형성되고, 전면을 덮도록 제 2 보호막이 형성되어 있고,상기 제 1 및 제 2 보호막의 일부가 측면으로부터 노출하는 제 1 및 제 2 접속 홀이 각각 형성되어 있고, 상기 제 1 및 제 2 접속 홀을 통해서 상기 제 1 영역의 소스/드레인 및 상기 금속 실리사이드막과 전기적으로 접속되도록 각 배선이 형성되어 있는 것을 특징으로 하는 반도체 장치.
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