KR100323383B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
플래쉬 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100323383B1 KR100323383B1 KR1019990065155A KR19990065155A KR100323383B1 KR 100323383 B1 KR100323383 B1 KR 100323383B1 KR 1019990065155 A KR1019990065155 A KR 1019990065155A KR 19990065155 A KR19990065155 A KR 19990065155A KR 100323383 B1 KR100323383 B1 KR 100323383B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- pad
- film
- semiconductor substrate
- oxide film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 트렌치형 소자 분리막 형성 공정에서 소오스 영역을 노출시키기 위한 마스크와 소자 분리 마스크를 이용하여 소자 분리막을 형성하기 위한 트렌치와 다른 깊이를 갖도록 소오스 영역에 트렌치를 형성한 후 산화막을 형성하고, 불순물 이온 주입 공정으로 산화막 하부에 소오스를 형성함으로써 접합부로 공통 소오스 라인을 형성할 수 있어 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 소오스 형성 영역에 소자 분리막을 형성하기 위해 트렌치를 형성할 때 소정 깊이로 식각한 후 스크린 산화막을 형성하고 불순물 이온 주입으로 소오스를 형성함으로써 접합부로 공통 소오스 라인을 형성할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
칩 사이즈를 줄이면서 효과적으로 소자들을 격리시키기 위해서는 얕은 트렌치 소자 분리(shallow trench isolation; STI) 공정과 화학적 기계적 연마 (chemical mechanical polishing; CMP) 공정을 사용하게 된다.
도 1은 NOR형 플래쉬 EEPROM 소자의 레이아웃도이고, 도 2(a)는 도 1의 A-A' 라인을 따라 절취한 상태의 단면도이며, 도 2(b)는 B-B' 라인을 따라 절취한 상태의 단면도이다.
도 1 및 도 2(a)를 참조하면, 반도체 기판(101) 상의 선택된 영역에 소자 분리 마스크를 이용한 노광 및 식각 공정으로 트렌치를 형성한 후 산화막을 매립하여 소자 분리막(10)을 형성한다. 전체 구조 상부에 터널 산화막(103), 제 1 폴리실리콘막(104)을 순차적으로 형성한 후 제 1 폴리실리콘 마스크(20)를 이용한 식각 공정으로 패터닝한다. 제 1 폴리실리콘 마스크(20)는 제 1 폴리실리콘막(104) 및 터널 산화막(103)을 패터닝하여 소자 분리막(10)의 소정 영역을 노출시키는 것으로, 소자 분리막(10)과 일부 중첩되도록 형성한다. 전체 구조 상부에 유전체막(105), 제 2 폴리실리콘막(106) 및 산화막(107)을 순차적으로 형성한 후 패터닝하여 셀이 형성될 부분의 반도체 기판(101) 및 소자 분리막(10)을 노출시킨다. 이에 의해 셀이 형성될 부분에 콘트롤 게이트(30) 및 플로팅 게이트가 적층된 스택 게이트가 형성되고, 그 이외의 지역은 워드라인(40)이 형성된다. 스택 게이트 구조 측벽에 스페이서(108)를 형성한 후 이온 주입 공정을 실시하여 노출된 반도체 기판(101)에 소오스(50, 109) 및 드레인(60, 110)을 형성한다. 제 1 금속층을 형성한 후 패터닝하여 소오스(50)와 접속되는 소오스 라인 금속 배선(111)을 형성한다. 전체 구조상부에 절연막(112)을 형성한 후 드레인(60)이 노출되도록 콘택홀(70)을 형성하고 제 2 금속층을 매립하여 플러그(113)를 형성한다. 플러그(113)와 접속되도록 제 3 금속층을 형성한 후 패터닝하여 비트라인(80, 114)을 형성한다.
그런데, 이와 같은 공정으로 플래쉬 메모리 소자를 제조할 경우 도 2(b)에 도시된 바와 같이 소자 분리막(102)이 반도체 기판에 깊게 형성되어 트렌치의 가장 아랫 부분으로 임플런트 공정을 이용하여 도펀트를 주입한다는 것이 불가능하다 만약 아주 깊이 도펀트를 주입하여 소오스 라인을 공통으로 연결한다고 해도 도펀트의 수직 확산 거리가 커지게 되어 바람직하지 못하다.
금속 물질을 이용하여 공통 소오스 라인을 형성하면 Rs를 개선할 수 있지만, 금속층을 세번 형성하게 되므로 수율이 저하되고 소자의 생산 단가가 증가하게 된다. 뿐만 아니라 고속 소자를 제조하고자 할 경우 금속층으로 형성된 공통 소오스 라인과 비트라인, 그리고 워드라인과의 거리가 가깝기 때문에 기생 캐패시턴스가 증가하게 되어 동작 영역에서의 RC 딜레이를 유발하게 된다.
따라서, 본 발명은 상기한 문제점을 해결할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후 소오스 형성 영역을 노출시키는 마스크를 이용하여 패터닝하는 단계와, 상기 패드 질화막 및 패드 산화막의 패터닝 부분에 패드 폴리실리콘막을 매립시키는 단계와, 필드 영역의 패드 질화막 및 패드 산화막을 제거한 후 상기 패드 폴리실리콘막 및 노출된 반도체 기판을 식각하되, 과도 식각하여 상기 소오스 영역의 반도체 기판 및 상기 필드 영역의 반도체 기판에 서로 다른 깊이의 트렌치를 형성하는 단계와, 전체 구조 상부에 산화막을 형성한 후 연마 공정을 실시하여 상기 패드 질화막 및 패드 산화막을 완전히 제거함으로써 활성 영역의 반도체 기판을 노출시키고, 소오스 영역에 스크린 산화막을 형성하며, 상기 필드 영역에 트렌치형 소자 분리막을 형성하는 단계와, 상기 활성 영역의 소정 부위에 플로팅 게이트 및 콘트롤 게이트로 이루어진 스택 게이트 구조를 형성한 후 불순물 이온 주입 공정을 실시하여 소오스 및 드레인을 형성하는 단계와, 전체 구조 상부에 절연막을 형성한 후 상기 드레인을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립시켜 플러그를 형성한 후 상기 플러그와 접촉되도록 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 소자의 레이아웃도.
도 2(a) 및 도 2(b)는 도 1의 A-A' 라인 및 B-B' 라인을 따라 절취한 상태의 단면도.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 레이아웃도.
도 4(a) 내지 도 4(f)는 도 3의 C-C' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 5는 도 3의 D-D' 라인을 따라 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 및 100 : 소자 분리막 20 및 200 : 제 1 폴리실리콘 마스크
30 및 300 : 콘트롤 게이트 40 및 400 : 워드라인
50 및 500 : 소오스 60 및 600 : 드레인
70 및 700 : 콘택홀 80 및 800 : 비트라인
900 : 공통 소오스 마스크
101 및 201 : 반도체 기판 102 및 207 : 소자 분리막
103 및 209 : 터널 산화막 104 및 210 : 제 1 폴리실리콘막
105 및 211 : 유전체막 106 및 212 : 제 2 폴리실리콘막
107 및 213 : 산화막 108 및 214 : 스페이서
109 및 215 : 소오스 110 및 216 : 드레인
111 : 금속 배선 112 및 217 : 절연막
113 및 218 : 플러그 114 및 219 : 비트라인
202 : 패드 산화막 203 : 패드 질화막
204 : 패드 폴리실리콘막 205 : 감광막 패턴
206 : 산화막 208 : 스크린 산화막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 레이아웃도이고, 도 4(a) 내지 도 4(f)는 도 3의 C-C' 라인을 따라 절취한 상태의 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이며, 도 5는 도 3의 D-D' 라인을 따라 절취한 상태의 단면도이다.
도 3 및 도 4(a)를 참조하면, 반도체 기판(201) 상부에 패드 산화막(202) 및 패드 질화막(203)을 순차적으로 형성한다. 공통 소오스 마스크(900)를 이용한 리소그라피 공정으로 패드 질화막(203) 및 패드 산화막(202)을 패터닝하여 소오스 형성 영역의 반도체 기판(201)을 노출시킨다. 공통 소오스 마스크(900)는 소오스 영역이 노출되도록 형성된다.
도 3 및 도 4(b)를 참조하면, 패터닝된 패드 질화막(203) 및 패드 산화막(202) 사이가 매립되도록 전체 구조 상부에 패드 폴리실리콘막(204)을 형성한 후 패드 폴리실리콘막(204)을 식각하여 패드 질화막(203)을 노출시킨다.
도 3 및 도 4(c)를 참조하면, 전체 구조 상부에 감광막을 형성한 후 소자 분리 마스크를 이용한 노광 및 식각 공정으로 소오스 영역 및 활성 영역 상부에만 감광막 패턴(205)을 형성한다.
도 3 및 도 4(d)를 참조하면, 감광막 패턴(205)를 마스크로 식각 공정을 실시하여 패드 질화막(203) 및 패드 산화막(202)을 제거하여 필드 영역의 반도체 기판(201)을 노출시킨 후 감광막 패턴(205)을 제거한다. 이에 의해 활성 영역에는 패드 산화막(202) 및 패드 질화막(203)이 형성되어 있고, 소오스 영역에는 패드 폴리실리콘막(204)이 형성되어 있으며, 필드 영역은 반도체 기판(201)이 노출되어 있다.
도 3 및 도 4(e)를 참조하면, 패드 폴리실리콘막(204)의 형성 두께만큼 반도체 기판(201)을 식각하여 필드 영역에 트렌치를 형성한 후 계속되는 과도 식각으로 패드 폴리실리콘막(204)이 형성되었던 소오스 영역의 반도체 기판(201)도 소정 깊이로 식각되도록 한다. 이때, 패드 폴리실리콘막(204)과 반도체 기판(201)의 식각 선택비를 1:1로 하면 패드 폴리실리콘막(204)의 식각 두께만큼 반도체 기판(201)도 식각된다. 전체 구조 상부에 산화막(206)을 형성한다.
도 3 및 도 4(f)를 참조하면, 활성 영역에 형성된 패드 질화막(203) 및 패드 산화막(202)가 제거될 때까지 CMP 공정을 실시한다. 이에 의해 활성 영역은 반도체 기판(201)이 노출되고, 소오스 영역은 얇은 두께의 스크린 산화막(208)이 형성되며, 필드 영역은 트렌치형 소자 분리막(207)이 형성된다.
도 3 및 도 5를 참조하면, 전체 구조 상부에 터널 산화막(209), 제 1 폴리실리콘막(210)을 순차적으로 형성한 후 제 1 폴리실리콘 마스크(200)를 이용한 리소그라피 공정으로 패터닝한다. 제 1 폴리실리콘 마스크(200)는 제 1 폴리실리콘막 (210) 및 터널 산화막(209)을 패터닝하여 소자 분리막(100)의 소정 영역을 노출시키는 것으로, 소자 분리막(100)과 일부 중첩되도록 형성한다. 전체 구조 상부에 유전체막(211), 제 2 폴리실리콘막(212) 및 산화막(213)을 순차적으로 형성한 후 패터닝하여 셀이 형성될 부분의 반도체 기판(201) 및 소자 분리막(100)을 노출시킨다. 이에 의해 셀이 형성될 부분에 콘트롤 게이트(300) 및 플로팅 게이트가 적층된 스택 게이트가 형성되고, 그 이외의 지역은 워드라인(400)이 형성된다. 스택 게이트 구조 측벽에 스페이서(214)를 형성한 후 이온 주입 공정을 실시하여 노출된 반도체 기판(201)에 소오스(500, 215) 및 드레인(600, 216)을 형성한다. 그런데, 소오스(500, 215)에 형성된 얇은 스크린 산화막(208)에 의해 DDD 임플런트의 손상이완화되고, 터널 산화막(209)의 손상이 방지된다. 전체 구조 상부에 절연막(217)을 형성한 후 드레인(600)이 노출되도록 콘택홀(700)을 형성하고 제 1 금속층을 매립하여 플러그(218)를 형성한다. 플러그(218)와 접속되도록 제 2 금속층을 형성한 후 패터닝하여 비트라인(800, 219)을 형성한다.
상술한 바와 같이 본 발명에 의하면 공통 소오스 라인을 금속 배선을 이용하지 않고 접합부를 이용하여 형성함으로써 고속 소자를 제조할 수 있고, 기생 캐패시턴스를 감소시킬 수 있다. 또한, DDD 구조로 접합부를 형성할 경우에 소오스 라인의 스크린 산화막이 터널 산화막의 손상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후 소오스 형성 영역을 노출시키는 마스크를 이용하여 패터닝하는 단계와,상기 패드 질화막 및 패드 산화막의 패터닝 부분에 패드 폴리실리콘막을 매립시키는 단계와,필드 영역의 패드 질화막 및 패드 산화막을 제거한 후 상기 패드 폴리실리콘막 및 노출된 반도체 기판을 식각하되, 과도 식각하여 상기 소오스 영역의 반도체 기판 및 상기 필드 영역의 반도체 기판에 서로 다른 깊이의 트렌치를 형성하는 단계와,전체 구조 상부에 산화막을 형성한 후 연마 공정을 실시하여 상기 패드 질화막 및 패드 산화막을 완전히 제거함으로써 활성 영역의 반도체 기판을 노출시키고, 소오스 영역에 스크린 산화막을 형성하며, 상기 필드 영역에 트렌치형 소자 분리막을 형성하는 단계와,상기 활성 영역의 소정 부위에 플로팅 게이트 및 콘트롤 게이트로 이루어진 스택 게이트 구조를 형성한 후 불순물 이온 주입 공정을 실시하여 소오스 및 드레인을 형성하는 단계와,전체 구조 상부에 절연막을 형성한 후 상기 드레인을 노출시키는 콘택홀을 형성하는 단계와,상기 콘택홀을 매립시켜 플러그를 형성한 후 상기 플러그와 접촉되도록 금속배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 소오스 영역을 노출시키는 마스크는 상기 콘트롤 게이트를 형성하기 위한 마스크와 일부 중첩되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 패드 폴리실리콘막 및 상기 반도체 기판의 식각 선택비는 1:1인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 패드 폴리실리콘막 대신에 상기 반도체 기판과 식각 선택비가 동일한 물질을 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 소오스는 상기 스크린 산화막 하부까지 불순물 이온이 주입되어 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065155A KR100323383B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065155A KR100323383B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010065282A KR20010065282A (ko) | 2001-07-11 |
| KR100323383B1 true KR100323383B1 (ko) | 2002-02-19 |
Family
ID=19632359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065155A KR100323383B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100323383B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161471A (ja) * | 1984-08-31 | 1986-03-29 | Mitsubishi Electric Corp | 読み出し専用半導体記憶装置 |
| JPH023982A (ja) * | 1988-06-20 | 1990-01-09 | Hitachi Ltd | 不揮発性記憶素子およびその製造方法 |
| JPH0210774A (ja) * | 1988-06-28 | 1990-01-16 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH05315623A (ja) * | 1992-05-08 | 1993-11-26 | Nippon Steel Corp | 不揮発性半導体記憶装置 |
| KR19990006041A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 모스 전계효과 트랜지스터의 제조방법 |
-
1999
- 1999-12-29 KR KR1019990065155A patent/KR100323383B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161471A (ja) * | 1984-08-31 | 1986-03-29 | Mitsubishi Electric Corp | 読み出し専用半導体記憶装置 |
| JPH023982A (ja) * | 1988-06-20 | 1990-01-09 | Hitachi Ltd | 不揮発性記憶素子およびその製造方法 |
| JPH0210774A (ja) * | 1988-06-28 | 1990-01-16 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH05315623A (ja) * | 1992-05-08 | 1993-11-26 | Nippon Steel Corp | 不揮発性半導体記憶装置 |
| KR19990006041A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 모스 전계효과 트랜지스터의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010065282A (ko) | 2001-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6716703B2 (en) | Method of making semiconductor memory device having sources connected to source lines | |
| US6949801B2 (en) | Dual trench isolation using single critical lithographic patterning | |
| KR100845103B1 (ko) | 반도체소자의 제조방법 | |
| JP2007103652A (ja) | 半導体装置およびその製造方法 | |
| US6855978B2 (en) | Gate-contact structure and method for forming the same | |
| JP3963629B2 (ja) | 半導体装置及びその製造方法 | |
| US6380088B1 (en) | Method to form a recessed source drain on a trench side wall with a replacement gate technique | |
| KR100332125B1 (ko) | 씨모스 트랜지스터 제조 방법 | |
| US7094644B2 (en) | Method for manufacturing a semiconductor device | |
| US6258696B1 (en) | System and method for fabricating semiconductor device and isolation structure thereof | |
| US6221718B1 (en) | Method of fabricating a flash memory | |
| KR100273296B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100323383B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR19990002942A (ko) | 에스오 아이(soi) 소자의 제조방법 | |
| KR20090007862A (ko) | 반도체 소자 및 그의 제조방법 | |
| JP4128737B2 (ja) | 半導体装置及び半導体記憶装置の製造方法 | |
| JP2008103561A (ja) | 半導体装置及びその製造方法 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| KR100334963B1 (ko) | 콘택 플러그를 갖는 반도체소자의 제조 방법 | |
| KR100671615B1 (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 | |
| KR100515075B1 (ko) | 반도체소자의 매립배선 형성방법 | |
| KR100401004B1 (ko) | 마스크롬 구조 및 그의 제조방법 | |
| KR100430557B1 (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| KR100932133B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20050112990A (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091222 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |