JP4128737B2 - 半導体装置及び半導体記憶装置の製造方法 - Google Patents
半導体装置及び半導体記憶装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及び半導体記憶装置の製造方法に関するもので、特に微細化された半導体記憶装置においてコンタクトホールを形成する際のパターニング技術に係るものである。
【０００２】
【従来の技術】
近年、半導体装置、特に半導体記憶装置の分野での微細化の進展には目覚ましいものがある。この半導体装置の微細化の鍵となるリソグラフィ技術とエッチング技術は、微細加工の要請に従って年々高度化し続けてきた。
【０００３】
しかし、リソグラフィ技術によりパターニングしたレジストをマスクにして下地の材料を選択的にエッチングするという従来の半導体装置の加工技術では、昨今の微細化の要求に耐えられなくなりつつある。そのため、高度な微細化が要求される場面においては、例えばＭＯＳトランジスタのゲート電極に対するセルフアライン方式等の、レジストパターンによらない加工技術が用いられることがある。
【０００４】
従来のセルフアライン方式によるコンタクトホールの開口方法について図２１乃至図２５を用いて説明する。図２１乃至図２５は、ＭＯＳトランジスタのコンタクトホールをセルフアライン方式で形成する場合（セルフアラインコンタクト、Self-Align Contact ; SAC）の形成工程を順次示す断面図である。
【０００５】
まず図２１に示すように、半導体基板１００上に、シリコン酸化膜によるゲート絶縁膜１１０、多結晶シリコン膜によるゲート電極１２０を形成する。引き続きゲート電極１２０上にマスク材となるシリコン窒化膜１３０を形成し、ソース、ドレイン領域となる不純物拡散層１４０を形成することによりＭＯＳトランジスタを完成する。次に全面にゲート電極を保護するシリコン窒化膜１５０を形成し、更に全面に層間絶縁膜１６０を形成する。
【０００６】
次に図２２に示すように、層間絶縁膜１６０上にレジスト１７０を塗布し、隣接するＭＯＳトランジスタのゲート電極間に渡って開口が存在するようにパターニングする。
【０００７】
次に図２３に示すように、パターニングされた上記レジスト１７０をマスクにして、層間絶縁膜１６０のエッチングを行う。この際、シリコン窒化膜１５０がエッチングストッパーとして機能する。その後レジスト１７０を除去する。
【０００８】
引き続き図２４に示すように、上記層間絶縁膜１６０をマスクにしてシリコン窒化膜１５０のエッチングを行う。この際、ゲート絶縁膜１１０がエッチングストッパーとして機能する。
【０００９】
そして上記シリコン窒化膜１３０、１５０をマスクにしてゲート絶縁膜１１０のエッチングを行い、図２５に示すようなコンタクトホール１８０を完成する。
【００１０】
上記セルフアライン方式によれば、レジストパターンに依存せずにコンタクトホールを開口出来るため、コンタクトホールのサイズの微細化が可能である。そのため、半導体装置の加工には不可欠な技術として認識されている。
【００１１】
しかし、微細化の進展が著しいＤＲＡＭ（Dynamic Random Access Memory）やフラッシュＥＥＰＲＯＭ（Flash Electrically Erasable and Programmable Read Only Memory）等の超高密度の半導体記憶装置においては、上記セルフアラインコンタクトによっても要求される微細化に対応できなくなってきている。この問題点について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合を例に挙げて図２６、図２７を用いて説明する。図２６、図２７は、共にＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてセレクトゲート線が隣接して形成された領域の平面図を示している。
【００１２】
図２６に示すように、半導体基板には帯状の素子分離領域ＳＴＩ（Shallow Trench Isolation）が設けられ、この素子分離領域ＳＴＩに直交するようにして、隣接する２つのＮＡＮＤセルにおける各々のドレイン側のセレクトゲート線ＳＧＤ０、ＳＧＤ１が隣接して設けられている。この隣接するセレクトゲート線ＳＧＤ０とＳＧＤ１との間の活性領域ＡＡ（Active Area）がビット線ＢＬ（Bit Line）と接続するコンタクトホールを形成する領域である。この領域にセルフアライン方式によりコンタクトホールを形成する場合、当然ながらレジストパターンＲの開口部は、セレクトゲート線ＳＧＤ０からＳＧＤ１に沿って存在せしめる必要がある。
【００１３】
しかしながら、半導体記憶装置の微細化が更に進み、セレクトゲート線ＳＧＤ０とＳＧＤ１との間の距離が小さくなると、図２７に示すように開口部がセレクトゲート線ＳＧＤ０、ＳＧＤ１との間に収まらなくなる。これは、セレクトゲート線ＳＧＤ０、ＳＧＤ１がラインアンドスペースでパターニングされるのに対して、レジストの開口部は四方がレジストに囲まれたパターンでパターニングされることに起因する。すなわち、ラインアンドスペースでパターニングされる限りにおいては、ライン及びスペースの各々の幅は近年の要求に十分応え得る微細化が可能である。しかし、四方をレジストに囲まれたような開口パターンを形成する場合には十分なマージンが必要となり、その開口部にある程度の面積を持たせなければならない。そのため、図２７の例のように、開口部のセレクトゲート線ＳＧＤ０、ＳＧＤ１に沿った方向の幅を可能な限り狭めようとすると、リソグラフィを有効に行うためには素子分離領域ＳＴＩに沿った方向の幅をある程度確保しなくてはならなくなる。逆に、素子分離領域ＳＴＩに沿った方向の幅を狭めようとすれば、セレクトゲート線ＳＧＤ０、ＳＧＤ１に沿った方向の幅にマージンを取る必要が生じる。その結果、コンタクト領域の微細化が妨げられ、素子の微細化が制限されるという問題があった。
【００１４】
【発明が解決しようとする課題】
上記のように、リソグラフィ技術によりパターニングしたレジストをマスクにして下地の材料を選択的にエッチングするという従来の半導体装置の基本的な加工技術では、素子の微細化の要求に耐えられなくなりつつある。この微細化の要求に対応するために、例えばＭＯＳトランジスタのゲート電極に対するセルフアライン方式等、レジストパターンによらない加工技術が一部で用いられている。
【００１５】
しかし、このセルフアライン方式によっても、リソグラフィを有効に行うためには開口パターンの面積に十分なマージンを確保する必要があるために、近年の更なる素子の微細化の要求には十分でないという問題があった。
【００１６】
この発明は、製造工程の複雑化を招かずにコンタクトホールの更なる微細加工を実現できる半導体装置及び半導体記憶装置の製造方法を提供する。
【００１７】
【課題を解決するための手段】
この発明の一態様に係る半導体装置の製造方法は、半導体素子を被覆する層間絶縁膜上に第１マスク材を形成する工程と、前記第１マスク材をラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部領域を露出させる工程と、前記露出された層間絶縁膜と前記第１マスク材上に第２マスク材を形成する工程と、前記第２マスク材を前記第１マスク材と交差するラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部を露出させる工程と、前記第１マスク材をエッチングしたことにより露出された領域と、前記第２マスク材をエッチングしたことにより露出された領域とが交差する領域の前記層間絶縁膜をエッチングして、コンタクトホールを形成する工程と、前記第２マスク材を除去する工程と、前記層間絶縁膜上、前記第１マスク材上、及び前記コンタクトホール内に、導電性部材を形成する工程と、前記層間絶縁膜上の前記第１マスク材及び前記導電性部材を、同じエッチングレートで同時にエッチングして除去し、該導電性部材を前記コンタクトホール内に残存させる工程とを具備している。
【００１９】
更にこの発明の一態様に係る半導体記憶装置の製造方法は、第１、第２ゲート電極を備えた多層ゲート構造を有するメモリセルトランジスタが形成されるメモリセルアレイ領域と、周辺回路領域とを有する半導体記憶装置の製造方法であって、前記半導体基板上のメモリセルアレイ領域及び周辺回路領域に、それぞれメモリセルトランジスタ及び周辺トランジスタを形成する工程と、前記メモリセルトランジスタ及び周辺トランジスタを被覆する層間絶縁膜を形成する工程と、前記層間絶縁膜上に第１マスク材を形成する工程と、前記第１マスク材をラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部領域を露出させる工程と、前記露出された層間絶縁膜と前記第１マスク材上に第２マスク材を形成する工程と、前記第２マスク材を前記第１マスク材と交差するラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部を露出させる工程と、前記第１マスク材をエッチングしたことにより露出された領域と、前記第２マスク材をエッチングしたことにより露出された領域とが交差する領域の前記層間絶縁膜をエッチングして、前記メモリセルトランジスタ及び周辺トランジスタに達するコンタクトホールを形成する工程と、前記第２マスク材を除去する工程と、前記層間絶縁膜上、前記第１マスク材上、及び前記コンタクトホール内に、第１導電性部材を形成する工程と、前記層間絶縁膜上の前記第１マスク材及び前記第１導電性部材を、同じエッチングレートで同時にエッチングして除去し、該第１導電性部材を前記コンタクトホール内に残存させる工程とを具備している。
【００２４】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２５】
この発明の一実施形態に係る半導体装置及び半導体記憶装置の製造方法について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて図１乃至図１８を用いて説明する。図１乃至図１８は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造工程を順次示しており、それぞれ（ａ）図はメモリセルアレイ領域における制御ゲート線方向、（ｂ）図はメモリセルアレイ領域におけるビット線方向、（ｃ）図は周辺回路領域における制御ゲート線方向に沿った断面図である。
【００２６】
まず図１（ａ）乃至（ｃ）に示すように、シリコン基板１０上にゲート絶縁膜１１となるシリコン酸化膜を形成し、このゲート絶縁膜１１上に多結晶シリコン膜１２（第２導電性部材）を形成する。なお、このゲート絶縁膜１１には酸化窒化膜を用いても構わない。
【００２７】
次に図２（ａ）乃至（ｃ）に示すように、多結晶シリコン膜１２上にシリコン窒化膜４５及びシリコン酸化膜４６を順次形成する。引き続き、シリコン酸化膜４６上にレジスト４７を塗布し（シリコン窒化膜４５、シリコン酸化膜４６、レジスト４７：第３マスク材）、リソグラフィ技術によりレジスト４７を素子分離領域の形成パターンにパターニングする。
【００２８】
そして図３（ａ）乃至（ｃ）に示すように、上記レジスト４７をマスクに用いたＲＩＥ（Reactive Ion Etching）法等の異方性のエッチングにより、シリコン酸化膜４６をエッチングする。引き続きＲＩＥ法により、シリコン窒化膜４５、多結晶シリコン膜１２、ゲート絶縁膜１１、及びシリコン基板１０をエッチングしてトレンチ１３を形成する。
【００２９】
次に図４（ａ）乃至（ｃ）に示すように、全面にシリコン酸化膜１４を形成することによりトレンチ１３を埋め込む。
【００３０】
そして図５（ａ）乃至（ｃ）に示すように、シリコン窒化膜４５をストッパーに用いたＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜１４、４６を除去する。
【００３１】
引き続き、ウェットエッチング等によりシリコン窒化膜４５を除去することにより、図６（ａ）乃至（ｃ）に示すような、トレンチ１３及びトレンチ１３を埋め込むシリコン酸化膜１４からなる素子分離領域ＳＴＩが完成する。
【００３２】
次に図７（ａ）乃至（ｃ）に示すように多結晶シリコン膜１５を形成する。そして、素子分離領域ＳＴＩ上で互いに分離されるように、この多結晶シリコン１５をビット線方向にパターニングする。
【００３３】
そして図８（ａ）乃至（ｃ）に示すように、全面に浮遊ゲート・制御ゲート間絶縁膜１６を形成する。この浮遊ゲート・制御ゲート間絶縁膜１６は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層構造のＯＮＯ膜である。なお、この浮遊ゲート・制御ゲート間絶縁膜１６は、単にシリコン酸化膜を用いても良いし、シリコン酸化膜とシリコン窒化膜との２層構造のＯＮ膜、ＮＯ膜であっても良い。更に、周辺回路領域のトランジスタの形成予定領域の図示せぬ一部領域においては、浮遊ゲート・制御ゲート間絶縁膜１６を除去してもかまわない。引き続き、浮遊ゲート・制御ゲート間絶縁膜１６上に多結晶シリコン膜１７、タングステンシリサイド膜１８、シリコン酸化膜１９をそれぞれ形成する。
【００３４】
次に、上記シリコン酸化膜１９、タングステンシリサイド膜１８、多結晶シリコン膜１７、浮遊ゲート・制御ゲート間絶縁膜１６、多結晶シリコン膜１５、及び多結晶シリコン膜１２を制御ゲート線方向にパターニングする。これにより図９（ａ）乃至（ｃ）に示すように、多結晶シリコン膜１２、１５からなる浮遊ゲートＦＧ（Floating Gate）と多結晶シリコン膜１７、タングステンシリサイド膜１８からなる制御ゲートＣＧ（Control Gate）線１〜８とを備えるメモリセルトランジスタと、同様の構造を有し、多結晶シリコン膜１２、１５がセレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２となる選択トランジスタ、及び周辺回路領域のトランジスタのゲート電極が完成する。
【００３５】
引き続き、イオン注入法によりソース、ドレインとなる領域に不純物を導入することで、不純物拡散層２０を選択的に形成する。そして、全面にシリコン窒化膜２２を形成することで、図１０（ａ）乃至（ｃ）に示す構造を形成する。
【００３６】
上記工程によりＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ領域及び周辺領域のＭＯＳトランジスタが完成する。
【００３７】
次に、図１１（ａ）乃至（ｃ）に示すように、全面に層間絶縁膜としてシリコン酸化膜２２を形成する。
【００３８】
次に、図１２（ａ）乃至（ｃ）に示すように、上記シリコン酸化膜２２上に、例えば不純物を添加した低抵抗の多結晶シリコン膜２４（第１マスク材）を形成する。なお、この材料は、後の工程においてコンタクトホールを埋め込む材料と同一の材料を用いる。よって、多結晶シリコンに限らず、アモルファスシリコンや金属等を用いても構わない。ただし、当然ながらシリコン酸化膜２２に対して高いエッチング選択比を有する必要はある。そして全面にレジスト２５を塗布する。
【００３９】
そして、素子分離領域ＳＴＩにアライメントを合わせて行うリソグラフィ工程とエッチングにより、レジスト２５及び多結晶シリコン膜２４を図１３（ａ）乃至（ｃ）に示すようなパターンにパターニングする。すなわち、このパターンは制御ゲートＣＧ線に直交するビット線方向に沿ったラインアンドスペースのパターンであり、且つ素子分離領域ＳＴＩ上がラインパターン（多結晶シリコン膜２４が一定の幅を有する直線状に残存する領域）で、活性領域ＡＡ上がスペースパターン（多結晶シリコン膜２４が一定の幅を有する直線状に除去された領域）になるようなパターンである。このパターニングは、メモリセルアレイ領域のみならず周辺回路領域においても行う。
【００４０】
次にレジスト２５をアッシングにより灰化して除去した後、図１４（ａ）乃至（ｃ）に示すように再度レジスト２６（第２マスク材）を塗布する。
【００４１】
そして図１５（ａ）乃至（ｃ）に示すように、セレクトゲート線ＳＧＤ０、ＳＧＤ１と、ＳＧＳ１、ＳＧＳ２とにアライメントを合わせて行うリソグラフィ工程により、レジスト２６をビット線方向に沿ったラインアンドスペースのパターンにパターニングする。このパターンは、上記多結晶シリコン膜２４のラインアンドスペースのパターンに直交するものであり、且つコンタクトホールを形成すべきセレクトゲートＳＧＤ０とＳＧＤ１との間、及びセレクトゲートＳＧＳ１とＳＧＳ２との間の領域にスペースパターンを有するものである。このパターニングもメモリセルアレイ領域だけでなく周辺回路領域についても行う。
【００４２】
次に図１６（ａ）乃至（ｃ）に示すように、メモリセルアレイ領域及び周辺回路領域において、互いに直交するラインアンドスペースのパターンにパターニングされた上記多結晶シリコン膜２４とレジスト２６とをマスク材に用いて、ＲＩＥ法によるエッチングを行う。これにより、多結晶シリコン膜２４のスペースパターンとレジスト２６のスペースパターンとが交差する領域のシリコン酸化膜２２、シリコン窒化膜２１、ゲート絶縁膜１１がエッチングされて、不純物拡散層２０に達するコンタクトホール２７が形成される。なお、セレクトゲートＳＧＤ０、ＳＧＤ１との間の不純物拡散層２０に達するコンタクトホール２７は、後に形成されるビット線とコンタクトを取るためのものであり、セレクトゲート線ＳＧＳ１、ＳＧＳ２との間の不純物拡散層２０に達するコンタクトホール２７は、後に形成されるソース線ＳＬ（Source Line）とコンタクトを取るためのものである。そしてレジスト２６を除去する。
【００４３】
次に図１７（ａ）乃至（ｃ）に示すように、多結晶シリコン膜２４を除去する前に多結晶シリコン膜２８（導電性部材、第１導電性部材）を全面に形成して、コンタクトホール２７を埋め込む。なお、第１マスク材２４となる材料が金属や、アモルファスシリコン等であれば、コンタクトホール２７を埋め込む材料にも同一の金属やアモルファスシリコンを使用する。
【００４４】
その後は、シリコン酸化膜２２上の多結晶シリコン膜２８、２４を除去することによりコンタクトプラグを形成して図１８（ａ）乃至（ｃ）の構造を完成する。この際の多結晶シリコン膜２８、２４の除去は、例えばＣＭＰ法やウェットエッチング、またはそれらの組み合わせ等によって実施することが出来、不要な多結晶シリコン膜が除去できれば、その方法は限定されるものではない。
【００４５】
なお、メモリセルアレイ領域に形成されるメモリセルトランジスタ及び選択トランジスタと周辺回路領域に形成されるＭＯＳトランジスタとは、通常そのサイズが異なることが一般的である。よって、メモリセルアレイ領域の選択トランジスタにコンタクトするコンタクトホールを形成するための上記マスクパターンでは、周辺回路領域の全てのＭＯＳトランジスタに対応することは困難であることが考えられる。そのような場合には、上記マスクパターンでは対応できなかった周辺回路領域のコンタクトホール及びそのコンタクトプラグを形成し、更にシリコン酸化膜２２上に金属配線層、層間絶縁膜等を形成してもよい。これにより、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを完成する。
【００４６】
上記のような製造方法によれば、互いに直交するラインアンドスペースのパターンを有する２つのマスク材の、スペースパターンが交差する領域をエッチングすることによりコンタクトホールを形成している。そのため、コンタクトホールのサイズの微細化が可能となる。この点について図１９を用いて詳細に説明する。図１９は図１５（ａ）乃至（ｃ）の製造工程に相当するＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造過程におけるメモリセルアレイ領域の平面図である。
【００４７】
図示するように、コンタクトホール形成のための第１マスク材となる多結晶シリコン膜２４は、ビット線方向に沿って帯状に設けられた素子分離領域ＳＴＩ上がラインパターン、隣接する素子分離領域ＳＴＩ間の活性領域ＡＡ上がスペースパターンとなるラインアンドスペースパターンにパターニングされている。ラインアンドスペースであるが故に、リソグラフィ時の各ライン、スペースの幅は十分に微細化が可能である。
【００４８】
次に、第２マスク材となるレジスト２６は、隣接するセレクトゲートＳＧＤ０、ＳＧＤ１間、及びＳＧＳ１、ＳＧＳ２間の領域上がスペースパターンとなるラインアンドスペースパターンにパターニングされている。
【００４９】
そして、上記多結晶シリコン膜２４とレジスト２６のスペースパターンが交差する領域をコンタクトエリアとしている。このコンタクトエリアの２組の対向する辺の長さは、上記ラインアンドスペースパターンのスペース幅に相当する。すなわち、２回のリソグラフィ工程を行うことにより、コンタクトホールの１辺の長さをラインアンドスペースパターンでパターニングする際の解像限界まで微細化することが可能になる。
【００５０】
また、第１マスク材となる多結晶シリコン膜２４のパターニングの際のアライメントは素子分離領域ＳＴＩ上に合わせるだけで良く、第２マスク材にとなるレジスト２６のアライメントはセレクトゲート線ＳＧＤ０、ＳＧＤ１及びＳＧＳ１、ＳＧＳ２に合わせるだけでよい。すなわち、ラインアンドスペースパターン故、一方向のアライメントのみ考慮に入れれば足りる。そのため、リソグラフィ工程を困難にさせる原因の一つであるアライメントあわせを簡略化出来るため、製造歩留まりの向上等が実現できる。
【００５１】
このように、上記実施形態で説明した半導体装置及び半導体記憶装置の製造方法によれば、コンタクトホールのサイズを従来に比べて更に微細化することが出来るため、半導体記憶装置の更なる微細化が可能となる。また、リソグラフィはラインアンドスペースのパターン故、各々一方向の位置合わせのみ考慮に入れればよい。そのため、二度のリソグラフィ工程は必要になるものの、各々の工程で必要とされるアライメントあわせが容易となり、製造歩留まりの向上に寄与できる。更に、メモリセルアレイ領域のコンタクトホールと周辺回路領域のコンタクトホールとを同時に開口することが可能であり、製造工程を簡略化でき、製造コストを削減できる。
【００５２】
また、第１マスク材２４にコンタクトホールを埋め込む部材と同一の材料を用いることにより、コンタクトプラグの形成工程時にマスク材２４の除去を同時に行うことが出来る。よって、製造工程の簡略化を図れる。なお、第１マスク材２４に用いる材料は、必ずしもコンタクトホールを埋め込む部材と同一である必要は無い。すなわち、コンタクトホールを埋め込む部材とほぼ同じエッチングレートを有し、且つシリコン酸化膜２２に対して高いエッチング選択比を有する材料であればよい。
【００５３】
上記方法によって形成されたコンタクトホールのサイズと隣接するホールとのピッチは、直線状にパターニングされたマスク材とレジストの間隔と線幅にそれぞれ一致する。そのため、デザインルールに従ってコンタクトホールの開口を行ったような場合でも、そのコンタクトホールは従来の技術では実現困難であった四角形の形状を維持することが出来る。この四角形を維持できると言うことは、すなわちコンタクトホールの底部面積を設計通りに確保できると言うことであり、微細化の進行した半導体装置においてもその電気的特性を向上できる。
【００５４】
なお、上記実施形態においては、ドレイン側及びソース側のセレクトゲートＳＧＤ、ＳＧＳの不純物拡散層にコンタクトする、ビット線コンタクト及びソース線コンタクトを同時に形成する例を挙げて説明した。しかし、ビット線とソース線とは異なるレベルに形成されることが通常である。すなわち、図２０に示すように、シリコン酸化膜２２上のレベルにソース線となる金属配線層４１が形成され、このソース線上にシリコン酸化膜４２を介してビット線となる金属配線層４４が形成される。このような場合には、各々の工程で上記実施形態で説明した方法によりコンタクトホールを形成すればよい。すなわち、シリコン酸化膜２２を形成した後に、２つのラインアンドスペースパターンを有するマスク材によりソース線コンタクト２８を形成する。そしてソース線となる金属配線層４１、シリコン酸化膜４２を形成した後、再び２つのラインアンドスペースパターンを有するマスク材によりビット線コンタクト４０を形成し、ビット線となる金属配線層４４を形成すればよい。
【００５５】
また、本発明の主旨はラインアンドスペースのパターンによってリソグラフィを行い、パターニングされた２本のラインアンドスペースのパターンを有するマスク材を交差させることによってコンタクトホールのサイズを微細化する事にある。よって、メモリセルトランジスタや選択トランジスタ等の形成工程は当然上記実施形態で説明した方法に限定されるものではない。また、上記実施形態では選択トランジスタ及び周辺トランジスタの不純物拡散層へコンタクトするコンタクトホールを例に挙げて説明したが、セレクトゲート電極や周辺トランジスタのゲート電極へコンタクトするコンタクトホールや、多層金属配線間を接続するコンタクトホール等の形成の際にも適用できるのは言うまでもない。更に、コンタクトホールのパターンによっては、ラインアンドスペースのパターンにパターニングした２本のマスク材は、必ずしも直交している必要はなく、所望の角度を有して交差していればよい。勿論、本発明はＮＡＮＤ型フラッシュＥＥＰＲＯＭに限らずＮＯＲ型フラッシュＥＥＰＲＯＭやＤＲＡＭ等の半導体記憶装置を初め、その他の半導体装置に広く適用することが可能である。しかし本発明は、同一の形成パターンが繰り返し存在する半導体記憶装置において、特にその効果を得られるということが出来る。
【００５６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００５７】
【発明の効果】
以上説明したように、この発明によれば、製造工程の複雑化を招かずにコンタクトホールの更なる微細加工を実現できる半導体装置及び半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るＥＥＰＲＯＭの第１の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図２】この発明の一実施形態に係るＥＥＰＲＯＭの第２の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図３】この発明の一実施形態に係るＥＥＰＲＯＭの第３の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図４】この発明の一実施形態に係るＥＥＰＲＯＭの第４の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図５】この発明の一実施形態に係るＥＥＰＲＯＭの第５の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図６】この発明の一実施形態に係るＥＥＰＲＯＭの第６の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図７】この発明の一実施形態に係るＥＥＰＲＯＭの第７の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図８】この発明の一実施形態に係るＥＥＰＲＯＭの第８の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図９】この発明の一実施形態に係るＥＥＰＲＯＭの第９の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１０】この発明の一実施形態に係るＥＥＰＲＯＭの第１０の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１１】この発明の一実施形態に係るＥＥＰＲＯＭの第１１の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１２】この発明の一実施形態に係るＥＥＰＲＯＭの第１２の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１３】この発明の一実施形態に係るＥＥＰＲＯＭの第１３の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１４】この発明の一実施形態に係るＥＥＰＲＯＭの第１４の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１５】この発明の一実施形態に係るＥＥＰＲＯＭの第１５の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１６】この発明の一実施形態に係るＥＥＰＲＯＭの第１６の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１７】この発明の一実施形態に係るＥＥＰＲＯＭの第１７の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１８】この発明の一実施形態に係るＥＥＰＲＯＭの第１８の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１９】この発明の一実施形態に係るＥＥＰＲＯＭの平面図。
【図２０】この発明の一実施形態の変形例に係るＥＥＰＲＯＭのメモリセルアレイ領域におけるビット線方向の断面図。
【図２１】従来のセルフアラインコンタクトの第１の製造工程を示す断面図。
【図２２】従来のセルフアラインコンタクトの第２の製造工程を示す断面図。
【図２３】従来のセルフアラインコンタクトの第３の製造工程を示す断面図。
【図２４】従来のセルフアラインコンタクトの第４の製造工程を示す断面図。
【図２５】従来のセルフアラインコンタクトの第５の製造工程を示す断面図。
【図２６】従来のマスクパターンの平面図。
【図２７】従来のマスクパターンの平面図であり、隣接するセレクトゲート線間隔が小さくなった際に生じる問題について示す図。
【符号の説明】
１０、１００…シリコン基板
１１、１１０…ゲート絶縁膜
１２、１５、１７、２４、２８、４０、１２０…多結晶シリコン膜
１３…トレンチ
１４、１９、２２、４２、４６…シリコン酸化膜
１６…浮遊ゲート・制御ゲート間絶縁膜
１８…タングステンシリサイド膜
２０、１４０…不純物拡散層
２１、４５、１３０、１５０…シリコン窒化膜
２５、２６、４７…レジスト
２７、１８０…コンタクトホール
４１、４４…金属配線層
【発明の属する技術分野】
この発明は、半導体装置及び半導体記憶装置の製造方法に関するもので、特に微細化された半導体記憶装置においてコンタクトホールを形成する際のパターニング技術に係るものである。
【０００２】
【従来の技術】
近年、半導体装置、特に半導体記憶装置の分野での微細化の進展には目覚ましいものがある。この半導体装置の微細化の鍵となるリソグラフィ技術とエッチング技術は、微細加工の要請に従って年々高度化し続けてきた。
【０００３】
しかし、リソグラフィ技術によりパターニングしたレジストをマスクにして下地の材料を選択的にエッチングするという従来の半導体装置の加工技術では、昨今の微細化の要求に耐えられなくなりつつある。そのため、高度な微細化が要求される場面においては、例えばＭＯＳトランジスタのゲート電極に対するセルフアライン方式等の、レジストパターンによらない加工技術が用いられることがある。
【０００４】
従来のセルフアライン方式によるコンタクトホールの開口方法について図２１乃至図２５を用いて説明する。図２１乃至図２５は、ＭＯＳトランジスタのコンタクトホールをセルフアライン方式で形成する場合（セルフアラインコンタクト、Self-Align Contact ; SAC）の形成工程を順次示す断面図である。
【０００５】
まず図２１に示すように、半導体基板１００上に、シリコン酸化膜によるゲート絶縁膜１１０、多結晶シリコン膜によるゲート電極１２０を形成する。引き続きゲート電極１２０上にマスク材となるシリコン窒化膜１３０を形成し、ソース、ドレイン領域となる不純物拡散層１４０を形成することによりＭＯＳトランジスタを完成する。次に全面にゲート電極を保護するシリコン窒化膜１５０を形成し、更に全面に層間絶縁膜１６０を形成する。
【０００６】
次に図２２に示すように、層間絶縁膜１６０上にレジスト１７０を塗布し、隣接するＭＯＳトランジスタのゲート電極間に渡って開口が存在するようにパターニングする。
【０００７】
次に図２３に示すように、パターニングされた上記レジスト１７０をマスクにして、層間絶縁膜１６０のエッチングを行う。この際、シリコン窒化膜１５０がエッチングストッパーとして機能する。その後レジスト１７０を除去する。
【０００８】
引き続き図２４に示すように、上記層間絶縁膜１６０をマスクにしてシリコン窒化膜１５０のエッチングを行う。この際、ゲート絶縁膜１１０がエッチングストッパーとして機能する。
【０００９】
そして上記シリコン窒化膜１３０、１５０をマスクにしてゲート絶縁膜１１０のエッチングを行い、図２５に示すようなコンタクトホール１８０を完成する。
【００１０】
上記セルフアライン方式によれば、レジストパターンに依存せずにコンタクトホールを開口出来るため、コンタクトホールのサイズの微細化が可能である。そのため、半導体装置の加工には不可欠な技術として認識されている。
【００１１】
しかし、微細化の進展が著しいＤＲＡＭ（Dynamic Random Access Memory）やフラッシュＥＥＰＲＯＭ（Flash Electrically Erasable and Programmable Read Only Memory）等の超高密度の半導体記憶装置においては、上記セルフアラインコンタクトによっても要求される微細化に対応できなくなってきている。この問題点について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合を例に挙げて図２６、図２７を用いて説明する。図２６、図２７は、共にＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてセレクトゲート線が隣接して形成された領域の平面図を示している。
【００１２】
図２６に示すように、半導体基板には帯状の素子分離領域ＳＴＩ（Shallow Trench Isolation）が設けられ、この素子分離領域ＳＴＩに直交するようにして、隣接する２つのＮＡＮＤセルにおける各々のドレイン側のセレクトゲート線ＳＧＤ０、ＳＧＤ１が隣接して設けられている。この隣接するセレクトゲート線ＳＧＤ０とＳＧＤ１との間の活性領域ＡＡ（Active Area）がビット線ＢＬ（Bit Line）と接続するコンタクトホールを形成する領域である。この領域にセルフアライン方式によりコンタクトホールを形成する場合、当然ながらレジストパターンＲの開口部は、セレクトゲート線ＳＧＤ０からＳＧＤ１に沿って存在せしめる必要がある。
【００１３】
しかしながら、半導体記憶装置の微細化が更に進み、セレクトゲート線ＳＧＤ０とＳＧＤ１との間の距離が小さくなると、図２７に示すように開口部がセレクトゲート線ＳＧＤ０、ＳＧＤ１との間に収まらなくなる。これは、セレクトゲート線ＳＧＤ０、ＳＧＤ１がラインアンドスペースでパターニングされるのに対して、レジストの開口部は四方がレジストに囲まれたパターンでパターニングされることに起因する。すなわち、ラインアンドスペースでパターニングされる限りにおいては、ライン及びスペースの各々の幅は近年の要求に十分応え得る微細化が可能である。しかし、四方をレジストに囲まれたような開口パターンを形成する場合には十分なマージンが必要となり、その開口部にある程度の面積を持たせなければならない。そのため、図２７の例のように、開口部のセレクトゲート線ＳＧＤ０、ＳＧＤ１に沿った方向の幅を可能な限り狭めようとすると、リソグラフィを有効に行うためには素子分離領域ＳＴＩに沿った方向の幅をある程度確保しなくてはならなくなる。逆に、素子分離領域ＳＴＩに沿った方向の幅を狭めようとすれば、セレクトゲート線ＳＧＤ０、ＳＧＤ１に沿った方向の幅にマージンを取る必要が生じる。その結果、コンタクト領域の微細化が妨げられ、素子の微細化が制限されるという問題があった。
【００１４】
【発明が解決しようとする課題】
上記のように、リソグラフィ技術によりパターニングしたレジストをマスクにして下地の材料を選択的にエッチングするという従来の半導体装置の基本的な加工技術では、素子の微細化の要求に耐えられなくなりつつある。この微細化の要求に対応するために、例えばＭＯＳトランジスタのゲート電極に対するセルフアライン方式等、レジストパターンによらない加工技術が一部で用いられている。
【００１５】
しかし、このセルフアライン方式によっても、リソグラフィを有効に行うためには開口パターンの面積に十分なマージンを確保する必要があるために、近年の更なる素子の微細化の要求には十分でないという問題があった。
【００１６】
この発明は、製造工程の複雑化を招かずにコンタクトホールの更なる微細加工を実現できる半導体装置及び半導体記憶装置の製造方法を提供する。
【００１７】
【課題を解決するための手段】
この発明の一態様に係る半導体装置の製造方法は、半導体素子を被覆する層間絶縁膜上に第１マスク材を形成する工程と、前記第１マスク材をラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部領域を露出させる工程と、前記露出された層間絶縁膜と前記第１マスク材上に第２マスク材を形成する工程と、前記第２マスク材を前記第１マスク材と交差するラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部を露出させる工程と、前記第１マスク材をエッチングしたことにより露出された領域と、前記第２マスク材をエッチングしたことにより露出された領域とが交差する領域の前記層間絶縁膜をエッチングして、コンタクトホールを形成する工程と、前記第２マスク材を除去する工程と、前記層間絶縁膜上、前記第１マスク材上、及び前記コンタクトホール内に、導電性部材を形成する工程と、前記層間絶縁膜上の前記第１マスク材及び前記導電性部材を、同じエッチングレートで同時にエッチングして除去し、該導電性部材を前記コンタクトホール内に残存させる工程とを具備している。
【００１９】
更にこの発明の一態様に係る半導体記憶装置の製造方法は、第１、第２ゲート電極を備えた多層ゲート構造を有するメモリセルトランジスタが形成されるメモリセルアレイ領域と、周辺回路領域とを有する半導体記憶装置の製造方法であって、前記半導体基板上のメモリセルアレイ領域及び周辺回路領域に、それぞれメモリセルトランジスタ及び周辺トランジスタを形成する工程と、前記メモリセルトランジスタ及び周辺トランジスタを被覆する層間絶縁膜を形成する工程と、前記層間絶縁膜上に第１マスク材を形成する工程と、前記第１マスク材をラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部領域を露出させる工程と、前記露出された層間絶縁膜と前記第１マスク材上に第２マスク材を形成する工程と、前記第２マスク材を前記第１マスク材と交差するラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部を露出させる工程と、前記第１マスク材をエッチングしたことにより露出された領域と、前記第２マスク材をエッチングしたことにより露出された領域とが交差する領域の前記層間絶縁膜をエッチングして、前記メモリセルトランジスタ及び周辺トランジスタに達するコンタクトホールを形成する工程と、前記第２マスク材を除去する工程と、前記層間絶縁膜上、前記第１マスク材上、及び前記コンタクトホール内に、第１導電性部材を形成する工程と、前記層間絶縁膜上の前記第１マスク材及び前記第１導電性部材を、同じエッチングレートで同時にエッチングして除去し、該第１導電性部材を前記コンタクトホール内に残存させる工程とを具備している。
【００２４】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２５】
この発明の一実施形態に係る半導体装置及び半導体記憶装置の製造方法について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて図１乃至図１８を用いて説明する。図１乃至図１８は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造工程を順次示しており、それぞれ（ａ）図はメモリセルアレイ領域における制御ゲート線方向、（ｂ）図はメモリセルアレイ領域におけるビット線方向、（ｃ）図は周辺回路領域における制御ゲート線方向に沿った断面図である。
【００２６】
まず図１（ａ）乃至（ｃ）に示すように、シリコン基板１０上にゲート絶縁膜１１となるシリコン酸化膜を形成し、このゲート絶縁膜１１上に多結晶シリコン膜１２（第２導電性部材）を形成する。なお、このゲート絶縁膜１１には酸化窒化膜を用いても構わない。
【００２７】
次に図２（ａ）乃至（ｃ）に示すように、多結晶シリコン膜１２上にシリコン窒化膜４５及びシリコン酸化膜４６を順次形成する。引き続き、シリコン酸化膜４６上にレジスト４７を塗布し（シリコン窒化膜４５、シリコン酸化膜４６、レジスト４７：第３マスク材）、リソグラフィ技術によりレジスト４７を素子分離領域の形成パターンにパターニングする。
【００２８】
そして図３（ａ）乃至（ｃ）に示すように、上記レジスト４７をマスクに用いたＲＩＥ（Reactive Ion Etching）法等の異方性のエッチングにより、シリコン酸化膜４６をエッチングする。引き続きＲＩＥ法により、シリコン窒化膜４５、多結晶シリコン膜１２、ゲート絶縁膜１１、及びシリコン基板１０をエッチングしてトレンチ１３を形成する。
【００２９】
次に図４（ａ）乃至（ｃ）に示すように、全面にシリコン酸化膜１４を形成することによりトレンチ１３を埋め込む。
【００３０】
そして図５（ａ）乃至（ｃ）に示すように、シリコン窒化膜４５をストッパーに用いたＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜１４、４６を除去する。
【００３１】
引き続き、ウェットエッチング等によりシリコン窒化膜４５を除去することにより、図６（ａ）乃至（ｃ）に示すような、トレンチ１３及びトレンチ１３を埋め込むシリコン酸化膜１４からなる素子分離領域ＳＴＩが完成する。
【００３２】
次に図７（ａ）乃至（ｃ）に示すように多結晶シリコン膜１５を形成する。そして、素子分離領域ＳＴＩ上で互いに分離されるように、この多結晶シリコン１５をビット線方向にパターニングする。
【００３３】
そして図８（ａ）乃至（ｃ）に示すように、全面に浮遊ゲート・制御ゲート間絶縁膜１６を形成する。この浮遊ゲート・制御ゲート間絶縁膜１６は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層構造のＯＮＯ膜である。なお、この浮遊ゲート・制御ゲート間絶縁膜１６は、単にシリコン酸化膜を用いても良いし、シリコン酸化膜とシリコン窒化膜との２層構造のＯＮ膜、ＮＯ膜であっても良い。更に、周辺回路領域のトランジスタの形成予定領域の図示せぬ一部領域においては、浮遊ゲート・制御ゲート間絶縁膜１６を除去してもかまわない。引き続き、浮遊ゲート・制御ゲート間絶縁膜１６上に多結晶シリコン膜１７、タングステンシリサイド膜１８、シリコン酸化膜１９をそれぞれ形成する。
【００３４】
次に、上記シリコン酸化膜１９、タングステンシリサイド膜１８、多結晶シリコン膜１７、浮遊ゲート・制御ゲート間絶縁膜１６、多結晶シリコン膜１５、及び多結晶シリコン膜１２を制御ゲート線方向にパターニングする。これにより図９（ａ）乃至（ｃ）に示すように、多結晶シリコン膜１２、１５からなる浮遊ゲートＦＧ（Floating Gate）と多結晶シリコン膜１７、タングステンシリサイド膜１８からなる制御ゲートＣＧ（Control Gate）線１〜８とを備えるメモリセルトランジスタと、同様の構造を有し、多結晶シリコン膜１２、１５がセレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２となる選択トランジスタ、及び周辺回路領域のトランジスタのゲート電極が完成する。
【００３５】
引き続き、イオン注入法によりソース、ドレインとなる領域に不純物を導入することで、不純物拡散層２０を選択的に形成する。そして、全面にシリコン窒化膜２２を形成することで、図１０（ａ）乃至（ｃ）に示す構造を形成する。
【００３６】
上記工程によりＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ領域及び周辺領域のＭＯＳトランジスタが完成する。
【００３７】
次に、図１１（ａ）乃至（ｃ）に示すように、全面に層間絶縁膜としてシリコン酸化膜２２を形成する。
【００３８】
次に、図１２（ａ）乃至（ｃ）に示すように、上記シリコン酸化膜２２上に、例えば不純物を添加した低抵抗の多結晶シリコン膜２４（第１マスク材）を形成する。なお、この材料は、後の工程においてコンタクトホールを埋め込む材料と同一の材料を用いる。よって、多結晶シリコンに限らず、アモルファスシリコンや金属等を用いても構わない。ただし、当然ながらシリコン酸化膜２２に対して高いエッチング選択比を有する必要はある。そして全面にレジスト２５を塗布する。
【００３９】
そして、素子分離領域ＳＴＩにアライメントを合わせて行うリソグラフィ工程とエッチングにより、レジスト２５及び多結晶シリコン膜２４を図１３（ａ）乃至（ｃ）に示すようなパターンにパターニングする。すなわち、このパターンは制御ゲートＣＧ線に直交するビット線方向に沿ったラインアンドスペースのパターンであり、且つ素子分離領域ＳＴＩ上がラインパターン（多結晶シリコン膜２４が一定の幅を有する直線状に残存する領域）で、活性領域ＡＡ上がスペースパターン（多結晶シリコン膜２４が一定の幅を有する直線状に除去された領域）になるようなパターンである。このパターニングは、メモリセルアレイ領域のみならず周辺回路領域においても行う。
【００４０】
次にレジスト２５をアッシングにより灰化して除去した後、図１４（ａ）乃至（ｃ）に示すように再度レジスト２６（第２マスク材）を塗布する。
【００４１】
そして図１５（ａ）乃至（ｃ）に示すように、セレクトゲート線ＳＧＤ０、ＳＧＤ１と、ＳＧＳ１、ＳＧＳ２とにアライメントを合わせて行うリソグラフィ工程により、レジスト２６をビット線方向に沿ったラインアンドスペースのパターンにパターニングする。このパターンは、上記多結晶シリコン膜２４のラインアンドスペースのパターンに直交するものであり、且つコンタクトホールを形成すべきセレクトゲートＳＧＤ０とＳＧＤ１との間、及びセレクトゲートＳＧＳ１とＳＧＳ２との間の領域にスペースパターンを有するものである。このパターニングもメモリセルアレイ領域だけでなく周辺回路領域についても行う。
【００４２】
次に図１６（ａ）乃至（ｃ）に示すように、メモリセルアレイ領域及び周辺回路領域において、互いに直交するラインアンドスペースのパターンにパターニングされた上記多結晶シリコン膜２４とレジスト２６とをマスク材に用いて、ＲＩＥ法によるエッチングを行う。これにより、多結晶シリコン膜２４のスペースパターンとレジスト２６のスペースパターンとが交差する領域のシリコン酸化膜２２、シリコン窒化膜２１、ゲート絶縁膜１１がエッチングされて、不純物拡散層２０に達するコンタクトホール２７が形成される。なお、セレクトゲートＳＧＤ０、ＳＧＤ１との間の不純物拡散層２０に達するコンタクトホール２７は、後に形成されるビット線とコンタクトを取るためのものであり、セレクトゲート線ＳＧＳ１、ＳＧＳ２との間の不純物拡散層２０に達するコンタクトホール２７は、後に形成されるソース線ＳＬ（Source Line）とコンタクトを取るためのものである。そしてレジスト２６を除去する。
【００４３】
次に図１７（ａ）乃至（ｃ）に示すように、多結晶シリコン膜２４を除去する前に多結晶シリコン膜２８（導電性部材、第１導電性部材）を全面に形成して、コンタクトホール２７を埋め込む。なお、第１マスク材２４となる材料が金属や、アモルファスシリコン等であれば、コンタクトホール２７を埋め込む材料にも同一の金属やアモルファスシリコンを使用する。
【００４４】
その後は、シリコン酸化膜２２上の多結晶シリコン膜２８、２４を除去することによりコンタクトプラグを形成して図１８（ａ）乃至（ｃ）の構造を完成する。この際の多結晶シリコン膜２８、２４の除去は、例えばＣＭＰ法やウェットエッチング、またはそれらの組み合わせ等によって実施することが出来、不要な多結晶シリコン膜が除去できれば、その方法は限定されるものではない。
【００４５】
なお、メモリセルアレイ領域に形成されるメモリセルトランジスタ及び選択トランジスタと周辺回路領域に形成されるＭＯＳトランジスタとは、通常そのサイズが異なることが一般的である。よって、メモリセルアレイ領域の選択トランジスタにコンタクトするコンタクトホールを形成するための上記マスクパターンでは、周辺回路領域の全てのＭＯＳトランジスタに対応することは困難であることが考えられる。そのような場合には、上記マスクパターンでは対応できなかった周辺回路領域のコンタクトホール及びそのコンタクトプラグを形成し、更にシリコン酸化膜２２上に金属配線層、層間絶縁膜等を形成してもよい。これにより、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを完成する。
【００４６】
上記のような製造方法によれば、互いに直交するラインアンドスペースのパターンを有する２つのマスク材の、スペースパターンが交差する領域をエッチングすることによりコンタクトホールを形成している。そのため、コンタクトホールのサイズの微細化が可能となる。この点について図１９を用いて詳細に説明する。図１９は図１５（ａ）乃至（ｃ）の製造工程に相当するＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造過程におけるメモリセルアレイ領域の平面図である。
【００４７】
図示するように、コンタクトホール形成のための第１マスク材となる多結晶シリコン膜２４は、ビット線方向に沿って帯状に設けられた素子分離領域ＳＴＩ上がラインパターン、隣接する素子分離領域ＳＴＩ間の活性領域ＡＡ上がスペースパターンとなるラインアンドスペースパターンにパターニングされている。ラインアンドスペースであるが故に、リソグラフィ時の各ライン、スペースの幅は十分に微細化が可能である。
【００４８】
次に、第２マスク材となるレジスト２６は、隣接するセレクトゲートＳＧＤ０、ＳＧＤ１間、及びＳＧＳ１、ＳＧＳ２間の領域上がスペースパターンとなるラインアンドスペースパターンにパターニングされている。
【００４９】
そして、上記多結晶シリコン膜２４とレジスト２６のスペースパターンが交差する領域をコンタクトエリアとしている。このコンタクトエリアの２組の対向する辺の長さは、上記ラインアンドスペースパターンのスペース幅に相当する。すなわち、２回のリソグラフィ工程を行うことにより、コンタクトホールの１辺の長さをラインアンドスペースパターンでパターニングする際の解像限界まで微細化することが可能になる。
【００５０】
また、第１マスク材となる多結晶シリコン膜２４のパターニングの際のアライメントは素子分離領域ＳＴＩ上に合わせるだけで良く、第２マスク材にとなるレジスト２６のアライメントはセレクトゲート線ＳＧＤ０、ＳＧＤ１及びＳＧＳ１、ＳＧＳ２に合わせるだけでよい。すなわち、ラインアンドスペースパターン故、一方向のアライメントのみ考慮に入れれば足りる。そのため、リソグラフィ工程を困難にさせる原因の一つであるアライメントあわせを簡略化出来るため、製造歩留まりの向上等が実現できる。
【００５１】
このように、上記実施形態で説明した半導体装置及び半導体記憶装置の製造方法によれば、コンタクトホールのサイズを従来に比べて更に微細化することが出来るため、半導体記憶装置の更なる微細化が可能となる。また、リソグラフィはラインアンドスペースのパターン故、各々一方向の位置合わせのみ考慮に入れればよい。そのため、二度のリソグラフィ工程は必要になるものの、各々の工程で必要とされるアライメントあわせが容易となり、製造歩留まりの向上に寄与できる。更に、メモリセルアレイ領域のコンタクトホールと周辺回路領域のコンタクトホールとを同時に開口することが可能であり、製造工程を簡略化でき、製造コストを削減できる。
【００５２】
また、第１マスク材２４にコンタクトホールを埋め込む部材と同一の材料を用いることにより、コンタクトプラグの形成工程時にマスク材２４の除去を同時に行うことが出来る。よって、製造工程の簡略化を図れる。なお、第１マスク材２４に用いる材料は、必ずしもコンタクトホールを埋め込む部材と同一である必要は無い。すなわち、コンタクトホールを埋め込む部材とほぼ同じエッチングレートを有し、且つシリコン酸化膜２２に対して高いエッチング選択比を有する材料であればよい。
【００５３】
上記方法によって形成されたコンタクトホールのサイズと隣接するホールとのピッチは、直線状にパターニングされたマスク材とレジストの間隔と線幅にそれぞれ一致する。そのため、デザインルールに従ってコンタクトホールの開口を行ったような場合でも、そのコンタクトホールは従来の技術では実現困難であった四角形の形状を維持することが出来る。この四角形を維持できると言うことは、すなわちコンタクトホールの底部面積を設計通りに確保できると言うことであり、微細化の進行した半導体装置においてもその電気的特性を向上できる。
【００５４】
なお、上記実施形態においては、ドレイン側及びソース側のセレクトゲートＳＧＤ、ＳＧＳの不純物拡散層にコンタクトする、ビット線コンタクト及びソース線コンタクトを同時に形成する例を挙げて説明した。しかし、ビット線とソース線とは異なるレベルに形成されることが通常である。すなわち、図２０に示すように、シリコン酸化膜２２上のレベルにソース線となる金属配線層４１が形成され、このソース線上にシリコン酸化膜４２を介してビット線となる金属配線層４４が形成される。このような場合には、各々の工程で上記実施形態で説明した方法によりコンタクトホールを形成すればよい。すなわち、シリコン酸化膜２２を形成した後に、２つのラインアンドスペースパターンを有するマスク材によりソース線コンタクト２８を形成する。そしてソース線となる金属配線層４１、シリコン酸化膜４２を形成した後、再び２つのラインアンドスペースパターンを有するマスク材によりビット線コンタクト４０を形成し、ビット線となる金属配線層４４を形成すればよい。
【００５５】
また、本発明の主旨はラインアンドスペースのパターンによってリソグラフィを行い、パターニングされた２本のラインアンドスペースのパターンを有するマスク材を交差させることによってコンタクトホールのサイズを微細化する事にある。よって、メモリセルトランジスタや選択トランジスタ等の形成工程は当然上記実施形態で説明した方法に限定されるものではない。また、上記実施形態では選択トランジスタ及び周辺トランジスタの不純物拡散層へコンタクトするコンタクトホールを例に挙げて説明したが、セレクトゲート電極や周辺トランジスタのゲート電極へコンタクトするコンタクトホールや、多層金属配線間を接続するコンタクトホール等の形成の際にも適用できるのは言うまでもない。更に、コンタクトホールのパターンによっては、ラインアンドスペースのパターンにパターニングした２本のマスク材は、必ずしも直交している必要はなく、所望の角度を有して交差していればよい。勿論、本発明はＮＡＮＤ型フラッシュＥＥＰＲＯＭに限らずＮＯＲ型フラッシュＥＥＰＲＯＭやＤＲＡＭ等の半導体記憶装置を初め、その他の半導体装置に広く適用することが可能である。しかし本発明は、同一の形成パターンが繰り返し存在する半導体記憶装置において、特にその効果を得られるということが出来る。
【００５６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００５７】
【発明の効果】
以上説明したように、この発明によれば、製造工程の複雑化を招かずにコンタクトホールの更なる微細加工を実現できる半導体装置及び半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るＥＥＰＲＯＭの第１の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図２】この発明の一実施形態に係るＥＥＰＲＯＭの第２の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図３】この発明の一実施形態に係るＥＥＰＲＯＭの第３の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図４】この発明の一実施形態に係るＥＥＰＲＯＭの第４の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図５】この発明の一実施形態に係るＥＥＰＲＯＭの第５の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図６】この発明の一実施形態に係るＥＥＰＲＯＭの第６の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図７】この発明の一実施形態に係るＥＥＰＲＯＭの第７の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図８】この発明の一実施形態に係るＥＥＰＲＯＭの第８の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図９】この発明の一実施形態に係るＥＥＰＲＯＭの第９の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１０】この発明の一実施形態に係るＥＥＰＲＯＭの第１０の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１１】この発明の一実施形態に係るＥＥＰＲＯＭの第１１の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１２】この発明の一実施形態に係るＥＥＰＲＯＭの第１２の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１３】この発明の一実施形態に係るＥＥＰＲＯＭの第１３の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１４】この発明の一実施形態に係るＥＥＰＲＯＭの第１４の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１５】この発明の一実施形態に係るＥＥＰＲＯＭの第１５の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１６】この発明の一実施形態に係るＥＥＰＲＯＭの第１６の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１７】この発明の一実施形態に係るＥＥＰＲＯＭの第１７の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１８】この発明の一実施形態に係るＥＥＰＲＯＭの第１８の製造工程を示しており、（ａ）図は制御ゲート線方向、（ｂ）図はビット線方向、（ｃ）図は周辺回路領域におけるビット線方向の断面図。
【図１９】この発明の一実施形態に係るＥＥＰＲＯＭの平面図。
【図２０】この発明の一実施形態の変形例に係るＥＥＰＲＯＭのメモリセルアレイ領域におけるビット線方向の断面図。
【図２１】従来のセルフアラインコンタクトの第１の製造工程を示す断面図。
【図２２】従来のセルフアラインコンタクトの第２の製造工程を示す断面図。
【図２３】従来のセルフアラインコンタクトの第３の製造工程を示す断面図。
【図２４】従来のセルフアラインコンタクトの第４の製造工程を示す断面図。
【図２５】従来のセルフアラインコンタクトの第５の製造工程を示す断面図。
【図２６】従来のマスクパターンの平面図。
【図２７】従来のマスクパターンの平面図であり、隣接するセレクトゲート線間隔が小さくなった際に生じる問題について示す図。
【符号の説明】
１０、１００…シリコン基板
１１、１１０…ゲート絶縁膜
１２、１５、１７、２４、２８、４０、１２０…多結晶シリコン膜
１３…トレンチ
１４、１９、２２、４２、４６…シリコン酸化膜
１６…浮遊ゲート・制御ゲート間絶縁膜
１８…タングステンシリサイド膜
２０、１４０…不純物拡散層
２１、４５、１３０、１５０…シリコン窒化膜
２５、２６、４７…レジスト
２７、１８０…コンタクトホール
４１、４４…金属配線層
Claims (7)
- 半導体素子を被覆する層間絶縁膜上に第１マスク材を形成する工程と、
前記第１マスク材をラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部領域を露出させる工程と、
前記露出された層間絶縁膜と前記第１マスク材上に第２マスク材を形成する工程と、
前記第２マスク材を前記第１マスク材と交差するラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部を露出させる工程と、
前記第１マスク材をエッチングしたことにより露出された領域と、前記第２マスク材をエッチングしたことにより露出された領域とが交差する領域の前記層間絶縁膜をエッチングして、コンタクトホールを形成する工程と、
前記第２マスク材を除去する工程と、
前記層間絶縁膜上、前記第１マスク材上、及び前記コンタクトホール内に、導電性部材を形成する工程と、
前記層間絶縁膜上の前記第１マスク材及び前記導電性部材を、同じエッチングレートで同時にエッチングして除去し、該導電性部材を前記コンタクトホール内に残存させる工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記第１マスク材は、シリコンまたは金属であり、
前記シリコンは、アモルファスシリコン、または不純物の添加された多結晶シリコンである
ことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記第２マスク材はレジストである
ことを特徴とする請求項１または２記載の半導体装置の製造方法。 - 第１、第２ゲート電極を備えた多層ゲート構造を有するメモリセルトランジスタが形成されるメモリセルアレイ領域と、周辺回路領域とを有する半導体記憶装置の製造方法であって、
前記半導体基板上のメモリセルアレイ領域及び周辺回路領域に、それぞれメモリセルトランジスタ及び周辺トランジスタを形成する工程と、
前記メモリセルトランジスタ及び周辺トランジスタを被覆する層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第１マスク材を形成する工程と、
前記第１マスク材をラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部領域を露出させる工程と、
前記露出された層間絶縁膜と前記第１マスク材上に第２マスク材を形成する工程と、
前記第２マスク材を前記第１マスク材と交差するラインアンドスペースのパターンにエッチングして、前記層間絶縁膜の一部を露出させる工程と、
前記第１マスク材をエッチングしたことにより露出された領域と、前記第２マスク材をエッチングしたことにより露出された領域とが交差する領域の前記層間絶縁膜をエッチングして、前記メモリセルトランジスタ及び周辺トランジスタに達するコンタクトホールを形成する工程と、
前記第２マスク材を除去する工程と、
前記層間絶縁膜上、前記第１マスク材上、及び前記コンタクトホール内に、第１導電性部材を形成する工程と、
前記層間絶縁膜上の前記第１マスク材及び前記第１導電性部材を、同じエッチングレートで同時にエッチングして除去し、該第１導電性部材を前記コンタクトホール内に残存させる工程と
を具備することを特徴とする半導体記憶装置の製造方法。 - 前記メモリセルトランジスタ及び周辺トランジスタを形成する工程は、
前記半導体基板上に前記メモリセルトランジスタ及び周辺トランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記メモリセルトランジスタの第１ゲート電極及び前記周辺トランジスタのゲート電極の一部となる第２導電性部材を形成する工程と、
前記第２導電性部材上に第３マスク材を形成する工程と、
前記第３マスク材をエッチングして、前記第２導電性部材の一部を露出させる工程と、
前記第３マスク材をエッチングすることにより露出された領域の前記第２導電性部材、前記ゲート絶縁膜、及び前記半導体基板をエッチングしてトレンチを形成する工程と、
前記トレンチ内を絶縁膜により埋め込むことにより素子分離領域を形成する工程と
を備えることを特徴とする請求項４記載の半導体記憶装置の製造方法。 - 前記第１マスク材をラインアンドスペースのパターンにエッチングする工程と、前記第２マスク材をラインアンドスペースのパターンにエッチングする工程のいずれか一方の工程は、
前記いずれか一方の工程においてエッチングすべき領域が、前記半導体基板の活性領域に対応するように、前記素子分離領域にアライメントをあわせたリソグラフィ技術を用いて行う
ことを特徴とする請求項５記載の半導体記憶装置の製造方法。 - 前記第１マスク材をラインアンドスペースのパターンにエッチングする工程と、前記第２マスク材をラインアンドスペースのパターンにエッチングする工程のいずれか一方の工程は、
前記いずれか一方の工程においてエッチングすべき領域が、前記メモリセルアレイ領域に形成された隣接する前記メモリセルトランジスタの前記多層ゲート構造間、及び前記周辺回路領域に形成された隣接する前記周辺トランジスタの前記ゲート電極間に対応するように、該多層ゲート構造及びゲート電極にアライメントをあわせたリソグラフィ技術を用いて行う
ことを特徴とする請求項５記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000347059A JP4128737B2 (ja) | 2000-11-14 | 2000-11-14 | 半導体装置及び半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000347059A JP4128737B2 (ja) | 2000-11-14 | 2000-11-14 | 半導体装置及び半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002151604A JP2002151604A (ja) | 2002-05-24 |
| JP4128737B2 true JP4128737B2 (ja) | 2008-07-30 |
Family
ID=18820845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000347059A Expired - Fee Related JP4128737B2 (ja) | 2000-11-14 | 2000-11-14 | 半導体装置及び半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4128737B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4498088B2 (ja) | 2004-10-07 | 2010-07-07 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| KR100546936B1 (ko) * | 2004-10-21 | 2006-01-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 금속배선 형성방법 |
| KR100766236B1 (ko) * | 2006-05-26 | 2007-10-10 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR20090120205A (ko) | 2008-05-19 | 2009-11-24 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 동작 방법 |
-
2000
- 2000-11-14 JP JP2000347059A patent/JP4128737B2/ja not_active Expired - Fee Related
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|---|---|
| JP2002151604A (ja) | 2002-05-24 |
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