JP2001223284A - フラッシュメモリ装置及びその形成方法 - Google Patents
フラッシュメモリ装置及びその形成方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリ装置及びその形成方法を提
供する。 【解決手段】 積層ゲートパータン形成領域及び共通ソ
ースライン形成領域を含む半導体基板１００上に物質層
を形成する段階と、物質層をパターニングして、共通ソ
ースライン形成領域の半導体基板を露出させる開口部を
形成する段階と、開口部が形成された半導体基板全面に
浮遊ゲート導電膜、ゲート間絶縁膜及び制御ゲート導電
膜を形成する段階と、制御ゲート導電膜、ゲート間絶縁
膜、浮遊ゲート導電膜及び物質層をパターニングして、
積層ゲートパターン形成領域に積層ゲートパターンと開
口部を通じて共通ソースライン形成領域に電気的に連結
される共通ソースラインを形成する段階とを含む。
供する。 【解決手段】 積層ゲートパータン形成領域及び共通ソ
ースライン形成領域を含む半導体基板１００上に物質層
を形成する段階と、物質層をパターニングして、共通ソ
ースライン形成領域の半導体基板を露出させる開口部を
形成する段階と、開口部が形成された半導体基板全面に
浮遊ゲート導電膜、ゲート間絶縁膜及び制御ゲート導電
膜を形成する段階と、制御ゲート導電膜、ゲート間絶縁
膜、浮遊ゲート導電膜及び物質層をパターニングして、
積層ゲートパターン形成領域に積層ゲートパターンと開
口部を通じて共通ソースライン形成領域に電気的に連結
される共通ソースラインを形成する段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置に係り、より詳細には、フラッシュメモリ素子の
セル及びその形成方法に関するものである。
リ装置に係り、より詳細には、フラッシュメモリ素子の
セル及びその形成方法に関するものである。
【０００２】
【従来の技術】データ処理システムにおいて、情報貯蔵
装置は非常に大切である。半導体メモリ装置は揮発性メ
モリ装置と不揮発性メモリ装置に分かれる。揮発性メモ
リ装置は電源が遮断されると、保存内容をなくすメモリ
装置であり、不揮発性メモリ装置は電源が遮断されて
も、保存内容を有するメモリ装置である。不揮発性メモ
リのうち、集積度において、直列のメモリセル構造を有
するＮＡＮＤ型フラッシュメモリ装置が脚光を浴びてい
る。
装置は非常に大切である。半導体メモリ装置は揮発性メ
モリ装置と不揮発性メモリ装置に分かれる。揮発性メモ
リ装置は電源が遮断されると、保存内容をなくすメモリ
装置であり、不揮発性メモリ装置は電源が遮断されて
も、保存内容を有するメモリ装置である。不揮発性メモ
リのうち、集積度において、直列のメモリセル構造を有
するＮＡＮＤ型フラッシュメモリ装置が脚光を浴びてい
る。
【０００３】周知のように、フラッシュメモリはプログ
ラム、消去及びリードモードあり、特に、リードモード
でグラウンド電圧（ground voltage）を提供するために
共通ソースラインが必要である。
ラム、消去及びリードモードあり、特に、リードモード
でグラウンド電圧（ground voltage）を提供するために
共通ソースラインが必要である。
【０００４】普通のフラッシュメモリ装置において、共
通ソースラインの形成は次のようである。半導体基板上
にゲート酸化膜、浮遊ゲートポリシリコン膜、ゲート間
絶縁膜、制御ゲートポリシリコン膜が順次に積層され
る。フォト工程を進行させて、積層された膜を順次にエ
ッチングして、積層ゲートパターンを形成する。以降、
層間絶縁膜を蒸着し、フォトエッチング工程を進行させ
て、所定の積層ゲートパターンの間の半導体基板の所定
領域を露出させる開口部を形成する。以降、層間絶縁膜
上に開口部を完全に充填するように、導電膜を蒸着し、
エッチバック（etch-back）又は化学物理的研磨工程に
よる平坦化工程を進行させて、共通ソースラインを形成
する。その次に、絶縁膜が結果物上に形成され、フォト
エッチング工程を進行させて、ビットラインコンタクト
を形成した後、ビットライン用導電膜を蒸着し、パター
ニングして、ビットラインを形成する。
通ソースラインの形成は次のようである。半導体基板上
にゲート酸化膜、浮遊ゲートポリシリコン膜、ゲート間
絶縁膜、制御ゲートポリシリコン膜が順次に積層され
る。フォト工程を進行させて、積層された膜を順次にエ
ッチングして、積層ゲートパターンを形成する。以降、
層間絶縁膜を蒸着し、フォトエッチング工程を進行させ
て、所定の積層ゲートパターンの間の半導体基板の所定
領域を露出させる開口部を形成する。以降、層間絶縁膜
上に開口部を完全に充填するように、導電膜を蒸着し、
エッチバック（etch-back）又は化学物理的研磨工程に
よる平坦化工程を進行させて、共通ソースラインを形成
する。その次に、絶縁膜が結果物上に形成され、フォト
エッチング工程を進行させて、ビットラインコンタクト
を形成した後、ビットライン用導電膜を蒸着し、パター
ニングして、ビットラインを形成する。
【０００５】前述した普通の共通ソースラインの形成方
法は次のような問題点がある。まず、共通ソースライン
の形成のための層間絶縁膜に対するフォトエッチング工
程が必要で、フォトエッチング工程で誤整合が発生でき
る。この場合、隣接した積層ゲートパターンをエッチン
グすることによって、電気的なブリッジ（bridge）が発
生できる。又、共通ソースラインは積層ゲートパターン
より高構造を有するので、後続ビットラインを形成しに
くい。即ち、ビットラインの形成のために絶縁膜が形成
され、以降、絶縁膜及び層間絶縁膜をエッチングして、
ビットラインコンタクトを形成しなければならない。そ
の結果、ビットラインコンタクトの形成のためにエッチ
ングされる膜質が厚くなり、これによって、コンタクト
が不全に開く問題点が発生する。これの防止のために絶
縁膜の厚さを減少させる場合、下部の共通ソースライン
とのショート（short）が発生する。
法は次のような問題点がある。まず、共通ソースライン
の形成のための層間絶縁膜に対するフォトエッチング工
程が必要で、フォトエッチング工程で誤整合が発生でき
る。この場合、隣接した積層ゲートパターンをエッチン
グすることによって、電気的なブリッジ（bridge）が発
生できる。又、共通ソースラインは積層ゲートパターン
より高構造を有するので、後続ビットラインを形成しに
くい。即ち、ビットラインの形成のために絶縁膜が形成
され、以降、絶縁膜及び層間絶縁膜をエッチングして、
ビットラインコンタクトを形成しなければならない。そ
の結果、ビットラインコンタクトの形成のためにエッチ
ングされる膜質が厚くなり、これによって、コンタクト
が不全に開く問題点が発生する。これの防止のために絶
縁膜の厚さを減少させる場合、下部の共通ソースライン
とのショート（short）が発生する。
【０００６】
【発明が解決しようとする課題】本発明の目的は、単純
化されたフラッシュメモリ素子のセル形成方法を提供す
ることである。
化されたフラッシュメモリ素子のセル形成方法を提供す
ることである。
【０００７】本発明の他の目的は、ビットラインと共通
ソースラインの間のショート発生可能性を排除させ得る
フラッシュメモリ素子のセル形成方法を提供することで
ある。
ソースラインの間のショート発生可能性を排除させ得る
フラッシュメモリ素子のセル形成方法を提供することで
ある。
【０００８】本発明の他の目的は、積層ゲートパターン
より低い高さの共通ソースラインを有するフラッシュメ
モリ素子のセルを提供することである。
より低い高さの共通ソースラインを有するフラッシュメ
モリ素子のセルを提供することである。
【０００９】
【発明を解決するための手段】前述の目的を達成するた
めのフラッシュメモリ素子のセル形成方法は、共通ソー
スラインが積層ゲートパターンを形成するためのフォト
エッチング工程で同時に形成され、積層ゲートパターン
の浮遊ゲートパターンと同一な物質膜で形成される。
又、共通ソースライン領域がスクライブライン(scribe
line)オープンのためのフォトエッチング工程で同時に
オープンされることが特徴である。
めのフラッシュメモリ素子のセル形成方法は、共通ソー
スラインが積層ゲートパターンを形成するためのフォト
エッチング工程で同時に形成され、積層ゲートパターン
の浮遊ゲートパターンと同一な物質膜で形成される。
又、共通ソースライン領域がスクライブライン(scribe
line)オープンのためのフォトエッチング工程で同時に
オープンされることが特徴である。
【００１０】本発明の望ましい工程構成によるフラッシ
ュメモリ素子のセル形成方法は、積層ゲートパターン形
成領域及び共通ソースライン形成領域を含む半導体基板
上に物質層を形成する段階と、物質層をパターニングし
て共通ソースライン形成領域の半導体基板を露出させる
開口部を形成する段階と、開口部が形成された半導体基
板上に浮遊ゲート導電膜、ゲート間絶縁膜及び制御ゲー
ト導電膜を形成する段階と、制御ゲート導電膜、ゲート
間絶縁膜、浮遊ゲート導電膜及び物質層をパターニング
して、積層ゲートパターン形成領域に多数の積層ゲート
パターンと開口部を通じて共通ソースライン形成領域に
共通ソースラインに電気的に連結される共通ソースライ
ンを形成する段階とを含む。
ュメモリ素子のセル形成方法は、積層ゲートパターン形
成領域及び共通ソースライン形成領域を含む半導体基板
上に物質層を形成する段階と、物質層をパターニングし
て共通ソースライン形成領域の半導体基板を露出させる
開口部を形成する段階と、開口部が形成された半導体基
板上に浮遊ゲート導電膜、ゲート間絶縁膜及び制御ゲー
ト導電膜を形成する段階と、制御ゲート導電膜、ゲート
間絶縁膜、浮遊ゲート導電膜及び物質層をパターニング
して、積層ゲートパターン形成領域に多数の積層ゲート
パターンと開口部を通じて共通ソースライン形成領域に
共通ソースラインに電気的に連結される共通ソースライ
ンを形成する段階とを含む。
【００１１】望ましくは、制御ゲート導電膜上にゲート
間絶縁膜とエッチング選択比を有するマスク絶縁膜を形
成する段階を含む。この時、制御ゲート導電膜、ゲート
間絶縁膜、浮遊ゲート導電膜及び物質層をパターニング
して積層ゲートパターン形成領域に多数の積層ゲートパ
ターンと開口部を通じて共通ソースライン形成領域に共
通ソースラインに電気的に連結される共通ソースライン
を形成する段階は、ゲート間絶縁膜が現れる時まで、マ
スク絶縁膜及び制御ゲート導電膜をパターニングして積
層ゲート形成領域上部に多数の制御ゲートパターンを形
成する段階と、制御ゲートパターンの間のゲート間絶縁
膜上に制御ゲートパターンと平行で、共通ソースライン
形成領域の上部を通るフォトレジストパターンを形成す
る段階と、フォトレジストパターン及び制御ゲートパタ
ーンのマスク絶縁膜をエッチングマスクとして使用し
て、ゲート間絶縁膜、浮遊ゲート導電膜及び物質層を連
続的にエッチングする段階とを含む。
間絶縁膜とエッチング選択比を有するマスク絶縁膜を形
成する段階を含む。この時、制御ゲート導電膜、ゲート
間絶縁膜、浮遊ゲート導電膜及び物質層をパターニング
して積層ゲートパターン形成領域に多数の積層ゲートパ
ターンと開口部を通じて共通ソースライン形成領域に共
通ソースラインに電気的に連結される共通ソースライン
を形成する段階は、ゲート間絶縁膜が現れる時まで、マ
スク絶縁膜及び制御ゲート導電膜をパターニングして積
層ゲート形成領域上部に多数の制御ゲートパターンを形
成する段階と、制御ゲートパターンの間のゲート間絶縁
膜上に制御ゲートパターンと平行で、共通ソースライン
形成領域の上部を通るフォトレジストパターンを形成す
る段階と、フォトレジストパターン及び制御ゲートパタ
ーンのマスク絶縁膜をエッチングマスクとして使用し
て、ゲート間絶縁膜、浮遊ゲート導電膜及び物質層を連
続的にエッチングする段階とを含む。
【００１２】望ましくは、浮遊ゲート導電膜はポリシリ
コンで形成され、制御ゲート膜はポリシリコン膜及びタ
ングステンシリサイド膜の二重膜で形成され、ゲート間
絶縁膜はONO膜（酸化膜/窒化膜/酸化膜）で形成され、
マスク絶縁膜はプラズマエンハンス酸化膜（plasma enh
anced oxide layer）で形成され、物質層はゲート絶縁
膜又はゲート絶縁膜/ポリシリコン膜で形成される。
コンで形成され、制御ゲート膜はポリシリコン膜及びタ
ングステンシリサイド膜の二重膜で形成され、ゲート間
絶縁膜はONO膜（酸化膜/窒化膜/酸化膜）で形成され、
マスク絶縁膜はプラズマエンハンス酸化膜（plasma enh
anced oxide layer）で形成され、物質層はゲート絶縁
膜又はゲート絶縁膜/ポリシリコン膜で形成される。
【００１３】望ましくは、開口部の形成の後、半導体基
板と反対導電型の不純物を開口部を通じて共通ソースラ
イン領域に注入して導電通路を形成する段階を含む。
板と反対導電型の不純物を開口部を通じて共通ソースラ
イン領域に注入して導電通路を形成する段階を含む。
【００１４】望ましくは、積層ゲートパターン及び共通
ソースラインの形成の後、絶縁膜を形成する段階と、絶
縁膜上に共通ソースラインと直交するようにビットライ
ンを形成する段階を含む。
ソースラインの形成の後、絶縁膜を形成する段階と、絶
縁膜上に共通ソースラインと直交するようにビットライ
ンを形成する段階を含む。
【００１５】前述の目的を達成するためのフラッシュメ
モリ素子のセルは、半導体基板上にゲート絶縁膜、浮遊
ゲート、ゲート間絶縁膜及び制御ゲートパターンが順次
に積層された構造を有する多数の積層ゲートパターン及
び共通ソースラインを含み、共通ソースラインは少なく
とも浮遊ゲートパターンと同一な物質膜で形成される。
モリ素子のセルは、半導体基板上にゲート絶縁膜、浮遊
ゲート、ゲート間絶縁膜及び制御ゲートパターンが順次
に積層された構造を有する多数の積層ゲートパターン及
び共通ソースラインを含み、共通ソースラインは少なく
とも浮遊ゲートパターンと同一な物質膜で形成される。
【００１６】望ましくは、浮遊ゲートパターンは第１浮
遊ゲート及び第２浮遊ゲートで成され、共通ソースライ
ンは少なくとも第２浮遊ゲートと同一な物質膜で形成さ
れる。
遊ゲート及び第２浮遊ゲートで成され、共通ソースライ
ンは少なくとも第２浮遊ゲートと同一な物質膜で形成さ
れる。
【００１７】望ましくは、半導体基板上の所定領域に形
成された多数のトレンチ隔離領域及び所定の積層ゲート
パターンの間の半導体基板の所定領域に形成された多数
の共通ソースライン領域を含む。
成された多数のトレンチ隔離領域及び所定の積層ゲート
パターンの間の半導体基板の所定領域に形成された多数
の共通ソースライン領域を含む。
【００１８】積層ゲートパターンはトレンチ隔離領域を
横切り、共通ソースラインは共通ソースライン領域及び
トレンチ隔離領域に接し、積層ゲートパターンと平行で
ある。
横切り、共通ソースラインは共通ソースライン領域及び
トレンチ隔離領域に接し、積層ゲートパターンと平行で
ある。
【００１９】望ましくは、浮遊ゲートパターンはポリシ
リコンであり、制御ゲートパターンはポリシリコン膜及
びタングステンシリサイド膜の二重膜であり、ゲート間
絶縁膜はONO膜（酸化膜/窒化膜/酸化膜）である。
リコンであり、制御ゲートパターンはポリシリコン膜及
びタングステンシリサイド膜の二重膜であり、ゲート間
絶縁膜はONO膜（酸化膜/窒化膜/酸化膜）である。
【００２０】前述の目的を達成するためのフラッシュメ
モリ素子のセル形成方法は、第１導電型の半導体基板の
所定領域に活性領域を限定するトレンチ隔離領域及び活
性領域上に順次に積層されたゲート酸化膜及び第１浮遊
ゲートパターンを形成する段階と、第１浮遊ゲートパタ
ーン及びゲート酸化膜を連続的にパターニングして、活
性領域の所定領域を露出させる開口部を形成する段階
と、開口部によって露出された活性領域上に第２導電型
の不純物を注入して共通ソースライン領域を形成する段
階と、第１浮遊ゲートパターン及び共通ソースライン領
域を覆い、トレンチ隔離領域を露出させる第２浮遊ゲー
トパターンを形成する段階と、第２浮遊ゲートパターン
が形成された結果物の全面にゲート間絶縁膜を形成する
段階と、ゲート間絶縁膜上に活性領域を横切る多数の制
御ゲートパターンを形成する段階と、制御ゲートパター
ンの間のゲート間絶縁膜上に制御ゲートパターンと平行
で、共通ソースライン領域の上部を通るフォトレジスト
パターンを形成する段階と、フォトレジストパターン及
び制御ゲートパターンをエッチングマスクとして使用し
てゲート間絶縁膜、第２浮遊ゲートパターン及び第１浮
遊ゲートパターンを連続的にパターニングして、活性領
域を横切る多数の積層ゲートパターン及び共通ソースラ
イン領域と電気的に連結された共通ソースラインを形成
する段階とを含む。
モリ素子のセル形成方法は、第１導電型の半導体基板の
所定領域に活性領域を限定するトレンチ隔離領域及び活
性領域上に順次に積層されたゲート酸化膜及び第１浮遊
ゲートパターンを形成する段階と、第１浮遊ゲートパタ
ーン及びゲート酸化膜を連続的にパターニングして、活
性領域の所定領域を露出させる開口部を形成する段階
と、開口部によって露出された活性領域上に第２導電型
の不純物を注入して共通ソースライン領域を形成する段
階と、第１浮遊ゲートパターン及び共通ソースライン領
域を覆い、トレンチ隔離領域を露出させる第２浮遊ゲー
トパターンを形成する段階と、第２浮遊ゲートパターン
が形成された結果物の全面にゲート間絶縁膜を形成する
段階と、ゲート間絶縁膜上に活性領域を横切る多数の制
御ゲートパターンを形成する段階と、制御ゲートパター
ンの間のゲート間絶縁膜上に制御ゲートパターンと平行
で、共通ソースライン領域の上部を通るフォトレジスト
パターンを形成する段階と、フォトレジストパターン及
び制御ゲートパターンをエッチングマスクとして使用し
てゲート間絶縁膜、第２浮遊ゲートパターン及び第１浮
遊ゲートパターンを連続的にパターニングして、活性領
域を横切る多数の積層ゲートパターン及び共通ソースラ
イン領域と電気的に連結された共通ソースラインを形成
する段階とを含む。
【００２１】望ましくは、制御ゲートパターンは制御ゲ
ート導電膜パターン及びマスク絶縁膜パターンを含み、
マスク絶縁膜パターンはゲート間絶縁膜とエッチング選
択比を有する。
ート導電膜パターン及びマスク絶縁膜パターンを含み、
マスク絶縁膜パターンはゲート間絶縁膜とエッチング選
択比を有する。
【００２２】望ましくは、浮遊ゲートパターンはポリシ
リコンで形成され、制御ゲート導電膜パターンはポリシ
リコン膜及びタングステンシリサイド膜の二重膜で形成
され、ゲート間絶縁膜はONO膜（酸化膜/窒化膜/酸化
膜）で形成され、マスク絶縁膜はプラズマエンハンス酸
化膜で形成される。
リコンで形成され、制御ゲート導電膜パターンはポリシ
リコン膜及びタングステンシリサイド膜の二重膜で形成
され、ゲート間絶縁膜はONO膜（酸化膜/窒化膜/酸化
膜）で形成され、マスク絶縁膜はプラズマエンハンス酸
化膜で形成される。
【００２３】望ましくは、第１浮遊ゲートパターン及び
ゲート酸化膜を連続的にパターニングして、活性領域の
所定領域を露出させる開口部を形成する段階は、又、ス
クライブラインが形成されるトレンチ隔離領域の所定領
域を露出させる。
ゲート酸化膜を連続的にパターニングして、活性領域の
所定領域を露出させる開口部を形成する段階は、又、ス
クライブラインが形成されるトレンチ隔離領域の所定領
域を露出させる。
【００２４】望ましくは、フォトレジストパターンはバ
ッチングコンタクト（butted contact）が形成される領
域上部のゲート間絶縁膜を覆い、フォトレジストパター
ン及び制御ゲートパターンのマスク絶縁膜をエッチング
マスクとして使用して、ゲート間絶縁膜、第２及び第１
浮遊ゲートパターンを連続的にエッチングする段階でバ
ッチングコンタクト領域を同時に形成する。
ッチングコンタクト（butted contact）が形成される領
域上部のゲート間絶縁膜を覆い、フォトレジストパター
ン及び制御ゲートパターンのマスク絶縁膜をエッチング
マスクとして使用して、ゲート間絶縁膜、第２及び第１
浮遊ゲートパターンを連続的にエッチングする段階でバ
ッチングコンタクト領域を同時に形成する。
【００２５】望ましくは、第１浮遊ゲートパターン及び
ゲート酸化膜を連続的にパターニングして、活性領域の
所定領域を露出させる開口部を形成する段階は、又、ス
クライブラインが形成される所定のトレンチ隔離領域を
露出させる。
ゲート酸化膜を連続的にパターニングして、活性領域の
所定領域を露出させる開口部を形成する段階は、又、ス
クライブラインが形成される所定のトレンチ隔離領域を
露出させる。
【００２６】前述した本発明の構成によると、共通ソー
スライン領域オープン工程及び共通ソースラインパター
ン形成工程が普通のスクライブライン工程及びバッチン
グコンタクト形成工程で同時に形成されるので、工程が
単純になる。又、共通ソースラインが浮遊ゲートパター
ンと同一な物質膜で形成されるので、後続ビットライン
工程のための絶縁膜エッチング厚さを減少させて、ビッ
トラインコンタクトの不全な開口の恐れはない。
スライン領域オープン工程及び共通ソースラインパター
ン形成工程が普通のスクライブライン工程及びバッチン
グコンタクト形成工程で同時に形成されるので、工程が
単純になる。又、共通ソースラインが浮遊ゲートパター
ンと同一な物質膜で形成されるので、後続ビットライン
工程のための絶縁膜エッチング厚さを減少させて、ビッ
トラインコンタクトの不全な開口の恐れはない。
【００２７】
【発明の実施の形態】本発明はフラッシュメモリ装置及
びその形成方法に関するもので、以下、本発明の望まし
い実施形態によるNAND型フラッシュメモリ素子のセル及
びその形成方法に対して、添付した図面を参照して詳細
に説明する。図のおいて、図の簡略化及び説明の明確化
のために、形成される膜質の厚さ又は形成されるパター
ンの大きさなどが多少誇張され得る。又、半導体基板の
特定一部分だけを示した。
びその形成方法に関するもので、以下、本発明の望まし
い実施形態によるNAND型フラッシュメモリ素子のセル及
びその形成方法に対して、添付した図面を参照して詳細
に説明する。図のおいて、図の簡略化及び説明の明確化
のために、形成される膜質の厚さ又は形成されるパター
ンの大きさなどが多少誇張され得る。又、半導体基板の
特定一部分だけを示した。
【００２８】図１Aは本発明の望ましい実施形態によるN
AND型フラッシュメモリ素子を概略的に示す図であり、
図１Bは図１AのNAND型フラッシュメモリ素子のNAND セ
ルユニット（ストリング）を概略的に示す平面図であ
り、図１Ｃは図１ＢをV‐Vラインに沿って切る断面図で
ある。まず、図１Aを参照すると、浅いトレンチ隔離領
域（STI:shallow trench isolation）、即ち、素子隔離
領域が一定の模様で半導体基板の所定領域上に形成さ
れ、これらの間に活性領域が定義される。浅いトレンチ
隔離領域STI及び活性領域を横切って多数のストリング
選択ライン（SSL１:string select line）、多数の接地
選択ライン（GSL2:ground selectline）及びこれらの間
に多数のワードライン(WL1、…、WLn)がある。そして、
接地選択ラインGSL2の一側に、即ち、隣接した接地選択
ラインの間に浅いトレンチ隔離領域STI及び活性領域を
横切ってワードライン(WL1、…、WLn)と平行に、共通ソ
ースライン（CSL:common source line）がある。又、ス
トリング選択ラインSSLはバッチングコンタクト（BC:bu
tted contact）によって露出される。多数のビットライ
ンＢＬが浅いトレンチ隔離領域STIの間の活性領域上に
トレンチ隔離領域STIと並びに形成されている。各ビッ
トラインＢＬはビットラインコンタクトＤＣを通じてス
トリング選択ラインSSL１の間の活性領域と電気的に連
結される。
AND型フラッシュメモリ素子を概略的に示す図であり、
図１Bは図１AのNAND型フラッシュメモリ素子のNAND セ
ルユニット（ストリング）を概略的に示す平面図であ
り、図１Ｃは図１ＢをV‐Vラインに沿って切る断面図で
ある。まず、図１Aを参照すると、浅いトレンチ隔離領
域（STI:shallow trench isolation）、即ち、素子隔離
領域が一定の模様で半導体基板の所定領域上に形成さ
れ、これらの間に活性領域が定義される。浅いトレンチ
隔離領域STI及び活性領域を横切って多数のストリング
選択ライン（SSL１:string select line）、多数の接地
選択ライン（GSL2:ground selectline）及びこれらの間
に多数のワードライン(WL1、…、WLn)がある。そして、
接地選択ラインGSL2の一側に、即ち、隣接した接地選択
ラインの間に浅いトレンチ隔離領域STI及び活性領域を
横切ってワードライン(WL1、…、WLn)と平行に、共通ソ
ースライン（CSL:common source line）がある。又、ス
トリング選択ラインSSLはバッチングコンタクト（BC:bu
tted contact）によって露出される。多数のビットライ
ンＢＬが浅いトレンチ隔離領域STIの間の活性領域上に
トレンチ隔離領域STIと並びに形成されている。各ビッ
トラインＢＬはビットラインコンタクトＤＣを通じてス
トリング選択ラインSSL１の間の活性領域と電気的に連
結される。
【００２９】ストリング選択ラインSSL１、ワードライ
ン１からｎ（WL1、…、WLn）、そして、接地選択ライン
GSL2をNANDセルユニットと呼ぶ。このようなNANDセルユ
ニットが反復的に配列されてNAND型フラッシュメモリを
構成する。このようなNANDセルユニットを図１Ｂ及び図
１Ｃに概略的に示す。図１Ｂ及び図１Ｃを参照すると、
NANDセルユニットはストリング選択ラインSSL１、接地
選択ラインGSL2、そして、これらの間に直列に連結され
たｎ個のワードライン（WL1、…、WLn）で構成される。
各ワードラインは浅いトレンチ隔離領域STI及び活性領
域と直交し、二つのゲートパターン、即ち、浮遊ゲート
パターン及び制御ゲートパターンが積層されて形成され
た積層ゲートパターンである。一つのワードラインから
多数の浮遊ゲートパターンが浅いトレンチ隔離領域STI
によって分離された活性領域上に形成され、制御ゲート
パターンが浅いトレンチ隔離領域STIと直交し、多数の
浮遊ゲートパターン上部に各各形成される。浮遊ゲート
パターンは両側の活性領域に形成された不純物領域のソ
ース/ドレイン領域S/Dと共に、メモリトランジスターを
構成する。接地選択ラインGSL2及びストリング選択ライ
ンSSL１も二つのゲートパターンが積層されて成され
る。下部のゲートパターンが、浅いトレンチ隔離領域ST
Iによって分離されたワードラインの浮遊ゲートとは違
って、連続したライン形態である。これと同様に、接地
選択ラインGSL2及びストリング選択ラインSSL１を構成
する下部ゲートパターンは各各両側の活性領域に形成さ
れたソース/ドレイン領域S/Dと共に、選択トランジスタ
ーＳＴ１、ＳＴ２を構成する。ビットラインＢＬはスト
リング選択ラインSSL１の一側の不純物領域（共通ドレ
イン領域：CD）に電気的に連結されるように、そして、
浅いトレンチ隔離領域STIの間の活性領域と平行に配置
される。共通ソースラインCSLは接地選択ラインCSL2の
一側、詳細には、接地選択ラインの不純物領域（共通ソ
ース領域：CＳ）に直接接するように、そして、ビット
ラインＢＬに垂直に、即ち、浅いトレンチ隔離領域STI
を横切って形成される。
ン１からｎ（WL1、…、WLn）、そして、接地選択ライン
GSL2をNANDセルユニットと呼ぶ。このようなNANDセルユ
ニットが反復的に配列されてNAND型フラッシュメモリを
構成する。このようなNANDセルユニットを図１Ｂ及び図
１Ｃに概略的に示す。図１Ｂ及び図１Ｃを参照すると、
NANDセルユニットはストリング選択ラインSSL１、接地
選択ラインGSL2、そして、これらの間に直列に連結され
たｎ個のワードライン（WL1、…、WLn）で構成される。
各ワードラインは浅いトレンチ隔離領域STI及び活性領
域と直交し、二つのゲートパターン、即ち、浮遊ゲート
パターン及び制御ゲートパターンが積層されて形成され
た積層ゲートパターンである。一つのワードラインから
多数の浮遊ゲートパターンが浅いトレンチ隔離領域STI
によって分離された活性領域上に形成され、制御ゲート
パターンが浅いトレンチ隔離領域STIと直交し、多数の
浮遊ゲートパターン上部に各各形成される。浮遊ゲート
パターンは両側の活性領域に形成された不純物領域のソ
ース/ドレイン領域S/Dと共に、メモリトランジスターを
構成する。接地選択ラインGSL2及びストリング選択ライ
ンSSL１も二つのゲートパターンが積層されて成され
る。下部のゲートパターンが、浅いトレンチ隔離領域ST
Iによって分離されたワードラインの浮遊ゲートとは違
って、連続したライン形態である。これと同様に、接地
選択ラインGSL2及びストリング選択ラインSSL１を構成
する下部ゲートパターンは各各両側の活性領域に形成さ
れたソース/ドレイン領域S/Dと共に、選択トランジスタ
ーＳＴ１、ＳＴ２を構成する。ビットラインＢＬはスト
リング選択ラインSSL１の一側の不純物領域（共通ドレ
イン領域：CD）に電気的に連結されるように、そして、
浅いトレンチ隔離領域STIの間の活性領域と平行に配置
される。共通ソースラインCSLは接地選択ラインCSL2の
一側、詳細には、接地選択ラインの不純物領域（共通ソ
ース領域：CＳ）に直接接するように、そして、ビット
ラインＢＬに垂直に、即ち、浅いトレンチ隔離領域STI
を横切って形成される。
【００３０】以下、断面図を参照して、NAND型フラッシ
ュメモリ素子のセル形成方法を詳細に説明する。
ュメモリ素子のセル形成方法を詳細に説明する。
【００３１】図２Ａ乃至図１０Ａは図１のＩ‐Ｉライン
（活性領域）に沿って切る半導体基板の断面図として、
本発明の望ましい実施形態による共通ソースラインの形
成方法を概略的に説明するための図である。図２Ｂ乃至
図１０Ｂは図１のII‐IIライン（トレンチ隔離領域STI
及び活性領域を横切る方向）に沿って切る半導体基板の
断面図として、本発明の望ましい実施形態による共通ソ
ースラインの形成方法を概略的に説明するための図であ
る。図２Ｃ乃至図１０Ｃは図１のIII‐IIIライン（バッ
チングコンタクトが形成される浅いトレンチ隔離領域ST
I）に沿って切る半導体基板の断面図として、本発明の
望ましい実施形態による共通ソースラインの形成方法を
概略的に説明するための図である。
（活性領域）に沿って切る半導体基板の断面図として、
本発明の望ましい実施形態による共通ソースラインの形
成方法を概略的に説明するための図である。図２Ｂ乃至
図１０Ｂは図１のII‐IIライン（トレンチ隔離領域STI
及び活性領域を横切る方向）に沿って切る半導体基板の
断面図として、本発明の望ましい実施形態による共通ソ
ースラインの形成方法を概略的に説明するための図であ
る。図２Ｃ乃至図１０Ｃは図１のIII‐IIIライン（バッ
チングコンタクトが形成される浅いトレンチ隔離領域ST
I）に沿って切る半導体基板の断面図として、本発明の
望ましい実施形態による共通ソースラインの形成方法を
概略的に説明するための図である。
【００３２】まず、図２Ａ、図２Ｂ、図２Ｃを参照する
と、半導体基板１００上にゲート酸化膜、第１浮遊ゲー
ト導電膜及びトレンチマスク窒化膜が順次に形成され
る。フォトエッチング工程を進行させて、積層された膜
をエッチングして所定のトレンチマスクパターン１７０
を形成する。トレンチマスクパターン１７０は第１浮遊
ゲートパターン１６０ａ、トレンチマスク窒化膜パター
ン１４０aが順次に積層された構造を有する。この時、
トレンチマスクパターン１７０によって覆われた半導体
基板は活性領域に限定される。トレンチマスクパターン
１７０をエッチングマスクとして使用して、露出された
半導体基板をエッチングして、所定の深さを有する多数
のトレンチを形成し、トレンチ充填絶縁膜１８０を形成
する。
と、半導体基板１００上にゲート酸化膜、第１浮遊ゲー
ト導電膜及びトレンチマスク窒化膜が順次に形成され
る。フォトエッチング工程を進行させて、積層された膜
をエッチングして所定のトレンチマスクパターン１７０
を形成する。トレンチマスクパターン１７０は第１浮遊
ゲートパターン１６０ａ、トレンチマスク窒化膜パター
ン１４０aが順次に積層された構造を有する。この時、
トレンチマスクパターン１７０によって覆われた半導体
基板は活性領域に限定される。トレンチマスクパターン
１７０をエッチングマスクとして使用して、露出された
半導体基板をエッチングして、所定の深さを有する多数
のトレンチを形成し、トレンチ充填絶縁膜１８０を形成
する。
【００３３】図３Ａ、図３Ｂ、図３Ｃを参照すると、ト
レンチマスク窒化膜パターン１４０aの上部が現れる時
までトレンチ充填絶縁膜１８０を平坦化し、露出された
トレンチマスク窒化膜パターン１４０a を選択的にリン
酸ストリップによって除去して、図３Ｂに示されたよう
に浅いトレンチ隔離領域１８０を完成する。この時、ト
レンチ隔離領域１８０が形成されない半導体基板は活性
領域に限定される。
レンチマスク窒化膜パターン１４０aの上部が現れる時
までトレンチ充填絶縁膜１８０を平坦化し、露出された
トレンチマスク窒化膜パターン１４０a を選択的にリン
酸ストリップによって除去して、図３Ｂに示されたよう
に浅いトレンチ隔離領域１８０を完成する。この時、ト
レンチ隔離領域１８０が形成されない半導体基板は活性
領域に限定される。
【００３４】図４Ａ、図４Ｂ、図４Ｃを参照すると、後
続フォト工程で誤整合の防止のためのスクライブライン
（scibe line）オープンフォトエッチング工程を進行さ
せる。この時、活性領域の所定部分、即ち、図１Ａの共
通ソースラインが形成される部分を同時にオープンす
る。従って、他の共通ソースライン領域形成のためのマ
スクなしに普通のスクライブラインオープンマスクを使
用して、共通ソースラインが形成される領域を同時にオ
ープンできる。以降、オープン領域上に半導体基板１０
０とは違った導電型の不純物を注入して共通ソースライ
ンの導電通路を形成して、共通ソースライン領域２００
を完成する。
続フォト工程で誤整合の防止のためのスクライブライン
（scibe line）オープンフォトエッチング工程を進行さ
せる。この時、活性領域の所定部分、即ち、図１Ａの共
通ソースラインが形成される部分を同時にオープンす
る。従って、他の共通ソースライン領域形成のためのマ
スクなしに普通のスクライブラインオープンマスクを使
用して、共通ソースラインが形成される領域を同時にオ
ープンできる。以降、オープン領域上に半導体基板１０
０とは違った導電型の不純物を注入して共通ソースライ
ンの導電通路を形成して、共通ソースライン領域２００
を完成する。
【００３５】図５Ａ、図５Ｂ、図５Ｃを参照すると、浅
いトレンチ隔離及び共通ソースライン領域２００が形成
された半導体基板全面に第２浮遊ゲート導電膜を形成す
る。以降、第２浮遊ゲート導電膜をパターニングする。
詳細には、エッチングマスク（図示しない）を使用して
浅いトレンチ隔離領域STI上の所定の第２浮遊ゲート導
電膜をエッチングして、第１浮遊ゲートパターン１４０
ａ及び共通ソースライン領域２００を覆う第２浮遊ゲー
トパターン２２０ａを形成する。第１及び第２浮遊ゲー
ト導電膜はシリコンで形成され、望ましくは、ポリシリ
コンで形成される。
いトレンチ隔離及び共通ソースライン領域２００が形成
された半導体基板全面に第２浮遊ゲート導電膜を形成す
る。以降、第２浮遊ゲート導電膜をパターニングする。
詳細には、エッチングマスク（図示しない）を使用して
浅いトレンチ隔離領域STI上の所定の第２浮遊ゲート導
電膜をエッチングして、第１浮遊ゲートパターン１４０
ａ及び共通ソースライン領域２００を覆う第２浮遊ゲー
トパターン２２０ａを形成する。第１及び第２浮遊ゲー
ト導電膜はシリコンで形成され、望ましくは、ポリシリ
コンで形成される。
【００３６】図６Ａ、図６Ｂ、図６Ｃを参照すると、ゲ
ート間絶縁膜２４０、制御ゲート導電膜２６０、２８０
及びマスク膜３００を第２浮遊ゲートパターン２２０ａ
及びトレンチ隔離領域１８０上に順次に形成する。詳細
には、ゲート間絶縁膜はONO膜（酸化膜/窒化膜/酸化
膜）で形成し、制御ゲート導電膜はポリシリコン膜２６
０及びタングステンシリサイド膜２８０の二重膜で形成
する。マスク膜３００はゲート間絶縁膜２４０とエッチ
ング選択比を有する物質で形成される。望ましくは、プ
ラズマエンハンス酸化膜で形成される。
ート間絶縁膜２４０、制御ゲート導電膜２６０、２８０
及びマスク膜３００を第２浮遊ゲートパターン２２０ａ
及びトレンチ隔離領域１８０上に順次に形成する。詳細
には、ゲート間絶縁膜はONO膜（酸化膜/窒化膜/酸化
膜）で形成し、制御ゲート導電膜はポリシリコン膜２６
０及びタングステンシリサイド膜２８０の二重膜で形成
する。マスク膜３００はゲート間絶縁膜２４０とエッチ
ング選択比を有する物質で形成される。望ましくは、プ
ラズマエンハンス酸化膜で形成される。
【００３７】次の工程は共通ソースラインと積層ゲート
パターンを同時に形成する段階であり、図７乃至図９に
概略的に示されている。まず、図７Ａ、図７Ｂ、図７Ｃ
を参照すると、フォトエッチング工程を進行させて、マ
スク膜３００、タングステンシリサイド膜２８０及び制
御ゲート導電膜２６０をゲート間絶縁膜２４０が現れる
時までエッチングして、多数の制御ゲートパターン３２
０ａ、３２０ｂ、３２０ｃを形成する。
パターンを同時に形成する段階であり、図７乃至図９に
概略的に示されている。まず、図７Ａ、図７Ｂ、図７Ｃ
を参照すると、フォトエッチング工程を進行させて、マ
スク膜３００、タングステンシリサイド膜２８０及び制
御ゲート導電膜２６０をゲート間絶縁膜２４０が現れる
時までエッチングして、多数の制御ゲートパターン３２
０ａ、３２０ｂ、３２０ｃを形成する。
【００３８】次の工程は共通ソースラインパターン形成
とバッチングコンタクトを同時に形成する工程である。
詳細には、図８Ａ、図８Ｂ、図８Ｃに示されたように、
フォトレジストパターン３４０が制御ゲートパターンが
形成された結果物上に形成される。フォトレジストパタ
ーン３４０は共通ソースライン領域２００及びバッチン
グコンタクト領域を覆うように形成される。即ち、共通
ソースラインを限定する所では、所定の制御ゲートパタ
ーン３２０ａの間のゲート間絶縁膜２４０上に制御ゲー
トパターン３２０ａ、３２０ｂと平行に形成される。以
降、フォトレジストパターン３４０及び制御ゲートパタ
ーンのマスク膜３００をエッチングマスクとして使用し
て、下部のゲート間絶縁膜２４０、第２浮遊ゲートパタ
ーン２２０、第１浮遊ゲートパターン１４０及びゲート
酸化膜１２０を順次にエッチングして、活性領域を横切
る多数の積層ゲートパターン３８０ａ、３８０ｂ、３８
０ｃ及び共通ソースライン２００と電気的に連結された
共通ソースライン３４０を形成する。又、バッチングコ
ンタクトも図９Ｃに示されたように形成される。即ち、
普通のバッチングコンタクトの形成のためのフォトエッ
チング工程に使用されるマスクを利用して共通ソースラ
インがパターニングできて、工程を単純化させ得る。そ
の結果、形成される共通ソースライン３６０は浮遊ゲー
トパターン２２０と同一な物質膜で形成されるので、積
層ゲートパターンより高い。
とバッチングコンタクトを同時に形成する工程である。
詳細には、図８Ａ、図８Ｂ、図８Ｃに示されたように、
フォトレジストパターン３４０が制御ゲートパターンが
形成された結果物上に形成される。フォトレジストパタ
ーン３４０は共通ソースライン領域２００及びバッチン
グコンタクト領域を覆うように形成される。即ち、共通
ソースラインを限定する所では、所定の制御ゲートパタ
ーン３２０ａの間のゲート間絶縁膜２４０上に制御ゲー
トパターン３２０ａ、３２０ｂと平行に形成される。以
降、フォトレジストパターン３４０及び制御ゲートパタ
ーンのマスク膜３００をエッチングマスクとして使用し
て、下部のゲート間絶縁膜２４０、第２浮遊ゲートパタ
ーン２２０、第１浮遊ゲートパターン１４０及びゲート
酸化膜１２０を順次にエッチングして、活性領域を横切
る多数の積層ゲートパターン３８０ａ、３８０ｂ、３８
０ｃ及び共通ソースライン２００と電気的に連結された
共通ソースライン３４０を形成する。又、バッチングコ
ンタクトも図９Ｃに示されたように形成される。即ち、
普通のバッチングコンタクトの形成のためのフォトエッ
チング工程に使用されるマスクを利用して共通ソースラ
インがパターニングできて、工程を単純化させ得る。そ
の結果、形成される共通ソースライン３６０は浮遊ゲー
トパターン２２０と同一な物質膜で形成されるので、積
層ゲートパターンより高い。
【００３９】より詳細には、共通ソースライン３６０の
両側の積層ゲートパターン３８０aは接地選択ラインGSL
2である。接地選択ラインGSL2に隣接した積層ゲートパ
ターン３８０ｂはワードラインWLnであり、図９Ｃの積
層ゲートパターン３８０ｃはストリング選択ラインSSL1
であり、バッチングコンタクト領域３９０によって第２
浮遊ゲートパターンが露出される。
両側の積層ゲートパターン３８０aは接地選択ラインGSL
2である。接地選択ラインGSL2に隣接した積層ゲートパ
ターン３８０ｂはワードラインWLnであり、図９Ｃの積
層ゲートパターン３８０ｃはストリング選択ラインSSL1
であり、バッチングコンタクト領域３９０によって第２
浮遊ゲートパターンが露出される。
【００４０】積層ゲートパターン及び共通ソースライン
をイオン注入マスクとして使用して半導体基板と反対導
電型不純物を注入して、活性領域にソース/ドレイン領
域を形成する。これによって、接地選択ラインGSL2及び
ストリング選択ラインSSL1の第２及び第１浮遊ゲートパ
ターン、ゲート酸化膜及び両側の不純物領域が各各選択
トランジスターST2、ST1を構成する。これと同様に、ワ
ードラインWLnの第２及び第１浮遊ゲートパターン、ゲ
ート酸化膜及び両側の不純物領域がメモリトランジスタ
ーMTnを構成する。
をイオン注入マスクとして使用して半導体基板と反対導
電型不純物を注入して、活性領域にソース/ドレイン領
域を形成する。これによって、接地選択ラインGSL2及び
ストリング選択ラインSSL1の第２及び第１浮遊ゲートパ
ターン、ゲート酸化膜及び両側の不純物領域が各各選択
トランジスターST2、ST1を構成する。これと同様に、ワ
ードラインWLnの第２及び第１浮遊ゲートパターン、ゲ
ート酸化膜及び両側の不純物領域がメモリトランジスタ
ーMTnを構成する。
【００４１】選択トランジスターST１に電気的に連結さ
れたビットライン４２０が図１０Ａ、図１０Ｂ、図１０
Ｃに示されたように形成される。詳細には、接地選択ラ
インGSL2、ストリング選択ラインSSL1、共通ソースライ
ンCSLが形成された結果物の上に第２層間絶縁膜４００
が形成される。その次に、第２層間絶縁膜４００をエッ
チングして選択トランジスターST１のドレイン領域を露
出させるビットラインコンタクトDCを形成し、導電物質
を蒸着し、パターニングして、ビットライン４２０を形
成する。後続工程として金属配線工程が進行される。こ
れは普通の方法として当業者には周知であるので、これ
に関する説明は省略する。
れたビットライン４２０が図１０Ａ、図１０Ｂ、図１０
Ｃに示されたように形成される。詳細には、接地選択ラ
インGSL2、ストリング選択ラインSSL1、共通ソースライ
ンCSLが形成された結果物の上に第２層間絶縁膜４００
が形成される。その次に、第２層間絶縁膜４００をエッ
チングして選択トランジスターST１のドレイン領域を露
出させるビットラインコンタクトDCを形成し、導電物質
を蒸着し、パターニングして、ビットライン４２０を形
成する。後続工程として金属配線工程が進行される。こ
れは普通の方法として当業者には周知であるので、これ
に関する説明は省略する。
【００４２】本発明によると、共通ソースラインが積層
ゲートパターンと同一なフォトエッチング工程で形成さ
れ、又、浮遊ゲートパターンと同一な物質膜で形成され
るので、他の共通ソースライン形成のための絶縁膜蒸着
及びフォトエッチング工程が必要ではない。又、共通ソ
ースライン３６０が積層ゲートパターンより高さが低く
て、ビットライン形成のための第２層間絶縁膜の厚さを
減少できる。これによって、ビットラインコンタクト工
程でエッチングされる層間絶縁膜の量が減少し、ビット
ラインコンタクトの不全な開口等の問題点を防止でき
る。
ゲートパターンと同一なフォトエッチング工程で形成さ
れ、又、浮遊ゲートパターンと同一な物質膜で形成され
るので、他の共通ソースライン形成のための絶縁膜蒸着
及びフォトエッチング工程が必要ではない。又、共通ソ
ースライン３６０が積層ゲートパターンより高さが低く
て、ビットライン形成のための第２層間絶縁膜の厚さを
減少できる。これによって、ビットラインコンタクト工
程でエッチングされる層間絶縁膜の量が減少し、ビット
ラインコンタクトの不全な開口等の問題点を防止でき
る。
【００４３】図１１は図１のIV‐IVラインに沿って切る
断面図として、本発明による共通ソースラインを示す断
面図であり、図１２は概略的な透視図である。本発明に
よるフラッシュメモリ素子のセルは、半導体基板の所定
領域に形成された多数のトレンチ隔離領域、トレンチ隔
離領域の間の活性領域を横切り、各各は浮遊ゲート、ゲ
ート間絶縁膜及び制御ゲートパターンが順次に積層され
た構造を有する積層ゲートパターン、所定の積層ゲート
パターンの間の活性領域の所定領域に形成された多数の
共通ソースライン領域及び共通ソースライン領域及びト
レンチ隔離領域上に積層ゲートパターンと平行に形成さ
れた共通ソースラインを含み、共通ソースラインは浮遊
ゲートパターンと同一な物質膜で形成されるので、制御
ゲートパターンより低い上部面を有することを特徴とす
る。
断面図として、本発明による共通ソースラインを示す断
面図であり、図１２は概略的な透視図である。本発明に
よるフラッシュメモリ素子のセルは、半導体基板の所定
領域に形成された多数のトレンチ隔離領域、トレンチ隔
離領域の間の活性領域を横切り、各各は浮遊ゲート、ゲ
ート間絶縁膜及び制御ゲートパターンが順次に積層され
た構造を有する積層ゲートパターン、所定の積層ゲート
パターンの間の活性領域の所定領域に形成された多数の
共通ソースライン領域及び共通ソースライン領域及びト
レンチ隔離領域上に積層ゲートパターンと平行に形成さ
れた共通ソースラインを含み、共通ソースラインは浮遊
ゲートパターンと同一な物質膜で形成されるので、制御
ゲートパターンより低い上部面を有することを特徴とす
る。
【００４４】詳細には、図１２に概略的に示されたよう
に、共通ソースラインCSLは積層ゲートパターンと平行
に配置され、積層ゲートパターンを構成する下部ゲート
パターン２２０と同一な物質膜で形成され、又、共通ソ
ースライン領域だけでなくトレンチ隔離領域上にも直接
連結される。即ち、従来のコンタクト型とは違って、ラ
イン形態の共通ソースラインである。共通ソースライン
及び積層ゲートパターン上に層間絶縁膜が配置され、層
間絶縁膜上にビットラインが共通ソースラインと垂直に
配置される。
に、共通ソースラインCSLは積層ゲートパターンと平行
に配置され、積層ゲートパターンを構成する下部ゲート
パターン２２０と同一な物質膜で形成され、又、共通ソ
ースライン領域だけでなくトレンチ隔離領域上にも直接
連結される。即ち、従来のコンタクト型とは違って、ラ
イン形態の共通ソースラインである。共通ソースライン
及び積層ゲートパターン上に層間絶縁膜が配置され、層
間絶縁膜上にビットラインが共通ソースラインと垂直に
配置される。
【００４５】望ましい実施形態によって本発明が記述さ
れましたが、本発明の範囲はここに限定されることはな
い。むしろ、様々な変形及び似た配列も含む。
れましたが、本発明の範囲はここに限定されることはな
い。むしろ、様々な変形及び似た配列も含む。
【００４６】例えば、図６Ａ、図６Ｂ、図６Ｃまで工程
を進行させた後、共通ソースライン及び積層ゲートパタ
ーンを定義するフォトレジストパターンをマスク膜上に
形成する。この場合、マスク膜は形成しないこともでき
る。フォトレジストパターンをエッチングマスクとして
利用して、下部の積層された膜、即ち、マスク膜、タン
グステンシリサイド膜、制御ゲートポリシリコン膜、ゲ
ート間絶縁膜、第２及び第１浮遊ゲートパターン、そし
て、ゲート酸化膜を順次にエッチングして、積層ゲート
パターンを形成する。以降、バッチングコンタクト領域
形成工程を進行させて、バッチング領域を形成し、同時
に共通ソースライン領域上に形成された積層ゲートパタ
ーンのマスク酸化膜、タングステンシリサイド膜、制御
ゲートポリシリコン膜を除去して、第２浮遊ゲートパタ
ーン及び第１浮遊ゲートパターンを含む共通ソースライ
ンを形成することもできる。
を進行させた後、共通ソースライン及び積層ゲートパタ
ーンを定義するフォトレジストパターンをマスク膜上に
形成する。この場合、マスク膜は形成しないこともでき
る。フォトレジストパターンをエッチングマスクとして
利用して、下部の積層された膜、即ち、マスク膜、タン
グステンシリサイド膜、制御ゲートポリシリコン膜、ゲ
ート間絶縁膜、第２及び第１浮遊ゲートパターン、そし
て、ゲート酸化膜を順次にエッチングして、積層ゲート
パターンを形成する。以降、バッチングコンタクト領域
形成工程を進行させて、バッチング領域を形成し、同時
に共通ソースライン領域上に形成された積層ゲートパタ
ーンのマスク酸化膜、タングステンシリサイド膜、制御
ゲートポリシリコン膜を除去して、第２浮遊ゲートパタ
ーン及び第１浮遊ゲートパターンを含む共通ソースライ
ンを形成することもできる。
【００４７】又、NAND型フラッシュメモリだけでなくNO
R型フラッシュメモリの共通ソースラインの形成にも同
様に適用され得る。
R型フラッシュメモリの共通ソースラインの形成にも同
様に適用され得る。
【００４８】だから、本発明の請求範囲の範囲及び思想
は、変形及び似た配列が含まれるように、幅広く解釈し
なければならない。
は、変形及び似た配列が含まれるように、幅広く解釈し
なければならない。
【００４９】
【発明の効果】本発明によると、共通ソースライン領域
オープン工程及び共通ソースラインパターン形成工程が
普通のスクライブライン工程及びバッチングコンタクト
形成工程で同時に形成されるので工程が非常に単純にな
る。
オープン工程及び共通ソースラインパターン形成工程が
普通のスクライブライン工程及びバッチングコンタクト
形成工程で同時に形成されるので工程が非常に単純にな
る。
【００５０】又、共通ソースラインが浮遊ゲートと同一
な物質膜で形成されて積層ゲートパターンより低い上部
面を有するので、後続ビットライン工程のための絶縁膜
エッチング厚さを減少できて、ヒットラインコンタクト
の不完全な開口の恐れがない。
な物質膜で形成されて積層ゲートパターンより低い上部
面を有するので、後続ビットライン工程のための絶縁膜
エッチング厚さを減少できて、ヒットラインコンタクト
の不完全な開口の恐れがない。
【図１】 図１Ａは、本発明の望ましい実施形態による
ＮＡＮＤ型フラッシュメモリ素子を概略的に示す図であ
り、図１Ｂは、図１ＡのＮＡＮＤ型フラッシュメモリ素
子のＮＡＮＤセルユニット（ストリング）を概略的に示
す平面図であり、図１Ｃは、図１ＢのＶ‐Ｖラインに沿
って切る断面図である。
ＮＡＮＤ型フラッシュメモリ素子を概略的に示す図であ
り、図１Ｂは、図１ＡのＮＡＮＤ型フラッシュメモリ素
子のＮＡＮＤセルユニット（ストリング）を概略的に示
す平面図であり、図１Ｃは、図１ＢのＶ‐Ｖラインに沿
って切る断面図である。
【図２】 図２Ａは、図１のＩ‐Ｉラインに沿って切る
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図２Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図２Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図２Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図２Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
【図３】 図３Ａは、図１のＩ‐Ｉラインに沿って切る
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図３Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図３Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図３Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図３Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
【図４】 図４Ａは、図１のＩ‐Ｉラインに沿って切る
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図４Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図４Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図４Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図４Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
【図５】 図５Ａは、図１のＩ‐Ｉラインに沿って切る
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図５Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図５Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図５Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図５Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
【図６】 図６Ａは、図１のＩ‐Ｉラインに沿って切る
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図６Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図６Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図６Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図６Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
【図７】 図７Ａは、図１のＩ‐Ｉラインに沿って切る
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図７Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図７Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図７Ｂは、図１のＩＩ‐ＩＩ
ラインに沿って切る半導体基板の断面図として、本発明
の望ましい実施形態によるフラッシュメモリ素子のセル
形成方法を概略的に説明するための図であり、図７Ｃ
は、図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図である。
【図８】 図８Ａは、図１のＩ‐Ｉラインに沿って切る
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図８ Ｂ図１のＩＩ‐ＩＩラ
インに沿って切る半導体基板の断面図として、本発明の
望ましい実施形態によるフラッシュメモリ素子のセル形
成方法を概略的に説明するための図であり、図８Ｃは、
図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基板の
断面図として、本発明の望ましい実施形態によるフラッ
シュメモリ素子のセル形成方法を概略的に説明するため
の図である。
半導体基板の断面図として、本発明の望ましい実施形態
によるフラッシュメモリ素子のセル形成方法を概略的に
説明するための図であり、図８ Ｂ図１のＩＩ‐ＩＩラ
インに沿って切る半導体基板の断面図として、本発明の
望ましい実施形態によるフラッシュメモリ素子のセル形
成方法を概略的に説明するための図であり、図８Ｃは、
図１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基板の
断面図として、本発明の望ましい実施形態によるフラッ
シュメモリ素子のセル形成方法を概略的に説明するため
の図である。
【図９】 図１のＩ‐Ｉラインに沿って切る半導体基板
の断面図として、本発明の望ましい実施形態によるフラ
ッシュメモリ素子のセル形成方法を概略的に説明するた
めの図であり、図９Ｂは、図１のＩＩ‐ＩＩラインに沿
って切る半導体基板の断面図として、本発明の望ましい
実施形態によるフラッシュメモリ素子のセル形成方法を
概略的に説明するための図であり、図９Ｃは、図１のＩ
ＩＩ‐ＩＩＩラインに沿って切る半導体基板の断面図と
して、本発明の望ましい実施形態によるフラッシュメモ
リ素子のセル形成方法を概略的に説明するための図であ
る。
の断面図として、本発明の望ましい実施形態によるフラ
ッシュメモリ素子のセル形成方法を概略的に説明するた
めの図であり、図９Ｂは、図１のＩＩ‐ＩＩラインに沿
って切る半導体基板の断面図として、本発明の望ましい
実施形態によるフラッシュメモリ素子のセル形成方法を
概略的に説明するための図であり、図９Ｃは、図１のＩ
ＩＩ‐ＩＩＩラインに沿って切る半導体基板の断面図と
して、本発明の望ましい実施形態によるフラッシュメモ
リ素子のセル形成方法を概略的に説明するための図であ
る。
【図１０】 図１のＩ‐Ｉラインに沿って切る半導体基
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図であり、図１０Ｂは、図１のＩＩ‐ＩＩライン
に沿って切る半導体基板の断面図として、本発明の望ま
しい実施形態によるフラッシュメモリ素子のセル形成方
法を概略的に説明するための図であり、図１０Ｃは、図
１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基板の断
面図として、本発明の望ましい実施形態によるフラッシ
ュメモリ素子のセル形成方法を概略的に説明するための
図である。
板の断面図として、本発明の望ましい実施形態によるフ
ラッシュメモリ素子のセル形成方法を概略的に説明する
ための図であり、図１０Ｂは、図１のＩＩ‐ＩＩライン
に沿って切る半導体基板の断面図として、本発明の望ま
しい実施形態によるフラッシュメモリ素子のセル形成方
法を概略的に説明するための図であり、図１０Ｃは、図
１のＩＩＩ‐ＩＩＩラインに沿って切る半導体基板の断
面図として、本発明の望ましい実施形態によるフラッシ
ュメモリ素子のセル形成方法を概略的に説明するための
図である。
【図１１】 共通ソースラインに沿って、即ち、図１の
IV‐IVラインに沿って切る断面図である。
IV‐IVラインに沿って切る断面図である。
【図１２】 本発明の望ましい実施形態によるフラッシ
ュメモリ素子のセルを概略的に示す透視図である。
ュメモリ素子のセルを概略的に示す透視図である。
ＳＳＬ ストリング選択ライン ＧＳＬ 接地選択ライン ＢＬ ビットライン ＣＳＬ 共通ソースライン ＷＬ１、ＷＬｎ ワードライン ＤＣ ビットラインコンタクト ＢＣ バッチングコンタクト ＳＴＩ 浅いトレンチ隔離領域 １００ 半導体基板 １２０、２２０ 酸化膜 ２６０、２８０ 浮遊ゲートポリ／シリサイド １６０ マスク窒化膜 １８０ トレンチ充填膜 ２４０ ゲート間絶縁膜 ３００ マスク酸化膜 ３２０ 制御ゲートパターン ３４０ フォトレジストパターン ３６０ 共通ソースライン ３８０ 積層ゲートパターン ４００ 層間絶縁膜 ４２０ ビットライン
Claims (17)
- 【請求項１】 積層ゲートパータン形成領域及び共通ソ
ースライン形成領域を含む半導体基板上に物質層を形成
する段階と、 前記物質層をパターニングして、前記共通ソースライン
形成領域の半導体基板を露出させる開口部を形成する段
階と、 前記開口部が形成された半導体基板全面に浮遊ゲート導
電膜、ゲート間絶縁膜及び制御ゲート導電膜を形成する
段階と、 前記制御ゲート導電膜、ゲート間絶縁膜、浮遊ゲート導
電膜及び物質層をパターニングして、前記積層ゲートパ
ターン形成領域に積層ゲートパターンと前記開口部を通
じて共通ソースライン形成領域に電気的に連結される共
通ソースラインを形成する段階を含むことを特徴とする
フラッシュメモリ素子のセルの形成方法。 - 【請求項２】 前記制御ゲート導電膜上に前記ゲート間
絶縁膜とエッチング選択比を有するマスク絶縁膜を形成
する段階を含み、 前記制御ゲート導電膜、ゲート間絶縁膜、浮遊ゲート導
電膜及び物質層をパターニングして、前記積層ゲートパ
ターン形成領域に多数の積層ゲートパターンと前記開口
部を通じて共通ソースライン形成領域に電気的に連結さ
れる共通ソースラインを形成する段階は、 前記ゲート間絶縁膜が現れる時まで、前記マスク絶縁膜
及び前記制御ゲート導電膜をパターニングして、前記積
層ゲート形成領域上部に制御ゲートパターンを形成する
段階と、 前記制御ゲートパターンの間の前記ゲート間絶縁膜上に
前記制御ゲートパターンと平行で、前記共通ソースライ
ン形成領域の上部を通るフォトレジストパターンを形成
する段階と、 前記フォトレジストパターン及び前記制御ゲートパター
ンのマスク絶縁膜をエッチングマスクとして使用して、
ゲート間絶縁膜、浮遊ゲート導電膜及び物質層を連続的
にエッチングする段階を含むことを特徴とする請求項１
に記載のフラッシュメモリ素子のセルの形成方法。 - 【請求項３】 前記浮遊ゲート導電膜はポリシリコンで
形成され、前記制御ゲート膜はポリシリコン膜及びタン
グステンシリサイド膜の二重膜で形成され、前記ゲート
間絶縁膜はONO膜（酸化膜/窒化膜/酸化膜）で形成さ
れ、前記マスク絶縁膜はプラズマエンハンス酸化膜（pl
asma enhanced oxide layer）で形成されることを特徴
とする請求項２に記載のフラッシュメモリ素子のセルの
形成方法。 - 【請求項４】 前記物質層はゲート絶縁膜又はゲート絶
縁膜/ポリシリコン膜で形成されることを特徴とする請
求項１に記載のフラッシュメモリ素子のセルの形成方
法。 - 【請求項５】 前記開口部の形成の後、前記半導体基板
と反対導電型の不純物を前記開口部を通じて前記共通ソ
ースライン形成領域に注入して導電通路を形成する段階
を含むことを特徴とする請求項１に記載のフラッシュメ
モリ素子のセルの形成方法。 - 【請求項６】 前記積層ゲートパターン及び前記共通ソ
ースラインの形成の後、絶縁膜を形成する段階と、 前記絶縁膜上に前記共通ソースラインに直交するよう
に、ビットラインを形成する段階を含むことを特徴とす
る請求項１に記載のフラッシュメモリ素子のセルの形成
方法。 - 【請求項７】 半導体基板上にゲート絶縁膜パターン、
浮遊ゲートパターン、ゲート間絶縁膜パターン及び制御
ゲートパターンが順次に積層された構造を有する多数の
積層ゲートパターンと、 共通ソースラインを含み、前記共通ソースラインは少な
くとも前記浮遊ゲートパターンと同一な物質膜で形成す
ることを特徴とするフラッシュメモリ素子のセル。 - 【請求項８】 前記浮遊ゲートパターンは第１浮遊ゲー
ト及び第２浮遊ゲートで成され、前記共通ソースライン
は少なくとも前記第２浮遊ゲートと同一な物質膜で形成
されることを特徴とする請求項７に記載のフラッシュメ
モリ素子のセル。 - 【請求項９】 前記半導体基板の所定領域に形成された
多数のトレンチ隔離領域と、 所定の前記積層ゲートパターンの間の半導体基板の所定
領域に形成された多数の共通ソースラインを含み、 前記積層ゲートパターンは前記トレンチ隔離領域を横切
り、前記共通ソースラインは前記共通ソースライン領域
及び前記トレンチ隔離領域に接し、前記積層ゲートパタ
ーンと平行であることを特徴とする請求項７に記載のフ
ラッシュメモリ素子のセル。 - 【請求項１０】 前記浮遊ゲートパターンはポリシリコ
ンであり、前記制御ゲートパターンはポリシリコン膜及
びタングステンシリサイド膜の二重膜であり、前記ゲー
ト間絶縁膜はONO膜（酸化膜/窒化膜/酸化膜）であるこ
とを特徴とする請求項７に記載のフラッシュメモリ素子
のセル。 - 【請求項１１】 前記各積層ゲートパターン及び前記共
通ソースラインを覆う層間絶縁膜と、 前記層間絶縁膜上に形成されたビットラインを含み、前
記ビットラインは前記共通ソースラインと直交すること
を特徴とする請求項７に記載のフラッシュメモリ素子の
セル。 - 【請求項１２】 第１導電型の半導体基板の所定領域に
活性領域を限定するトレンチ隔離領域及び前記活性領域
上に順次に積層されたゲート酸化膜及び第１浮遊ゲート
パターンを形成する段階と、 前記第１浮遊ゲートパターン及び前記ゲート酸化膜を連
続的にパターニングして、前記活性領域の所定領域を露
出させる開口部を形成する段階と、 前記開口部によって露出された活性領域上に第２導電型
の不純物を注入して、共通ソースラインを形成する段階
と、 前記第１浮遊ゲートパターン及び前記共通ソースライン
領域を覆い、前記トレンチ隔離領域を露出させる第２浮
遊ゲートパターンを形成する段階と、 前記第２浮遊ゲートパターンが形成された結果物の全面
にゲート間絶縁膜を形成する段階と、 前記ゲート間絶縁膜上に前記活性領域を横切る多数の制
御ゲートパターンを形成する段階と、 前記制御ゲートパターンの間の前記ゲート間絶縁膜上に
前記制御ゲートパターンと平行で、前記共通ソースライ
ン領域の上部を通るフォトレジストパターンを形成する
段階と、 前記フォトレジストパターン及び前記制御ゲートパター
ンをエッチングマスクとして使用して、前記ゲート間絶
縁膜、前記第２浮遊ゲートパターン及び第１浮遊ゲート
パターンを連続的にパターニングして、前記活性領域を
横切る多数の積層ゲートパターン及び前記共通ソースラ
イン領域と電気的に連結された共通ソースラインを形成
する段階とを含むことを特徴とするフラッシュメモリ素
子のセルの形成方法。 - 【請求項１３】 前記制御ゲートパターンは制御ゲート
導電膜パターン及びマスク絶縁膜パターンを含み、前記
マスク絶縁膜パターンは前記ゲート間絶縁膜とエッチン
グ選択比を有することを特徴とする請求項１２に記載の
フラッシュメモリ素子のセルの形成方法。 - 【請求項１４】 前記浮遊ゲートパターンはポリシリコ
ンで形成され、前記制御ゲート導電膜パターンはポリシ
リコン膜及びタングステンシリサイド膜の二重膜で形成
され、前記ゲート間絶縁膜はONO膜（酸化膜/窒化膜/酸
化膜）で形成され、前記マスク絶縁膜はプラズマエンハ
ンス酸化膜で形成されることを特徴とする請求項１２に
記載のＮＡＮＤ型メモリの共通ソースラインの形成方
法。 - 【請求項１５】 前記第１浮遊ゲートパターン及び前記
ゲート酸化膜を連続的にパターニングして、前記活性領
域の所定領域を露出させる開口部を形成する段階は、
又、スクライブラインが形成される前記トレンチ隔離領
域の所定部分を露出させることを特徴とする請求項１２
に記載のフラッシュメモリ素子のセルの形成方法。 - 【請求項１６】 前記フォトレジストパターンは、又、
バッチングコンタクトが形成される領域上部のゲート間
絶縁膜を覆い、前記フォトレジストパターン及び前記制
御ゲートパターンのマスク絶縁膜をエッチングマスクと
して使用して、ゲート間絶縁膜、前記第２及び第１浮遊
ゲートパターンを連続的にエッチングする段階で、バッ
チングコンタクト領域を同時に形成することを特徴とす
る請求項１２に記載フラッシュメモリ素子のセルの形成
方法。 - 【請求項１７】 前記第１浮遊ゲートパターン及び前記
ゲート酸化膜を連続的にパターニングして、前記活性領
域の所定領域を露出させる開口部を形成する段階は、
又、スクライブラインが形成される所定の前記トレンチ
隔離領域を露出させることを特徴とする請求項１２に記
載フラッシュメモリ素子のセルの形成方法。
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|---|---|
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