KR100650817B1 - 난드형 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 난드형 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층이 형성된 반도체 기판의 전체 구조 상에 유전체막과 보호용 폴리실리콘층을 형성하고, 소오스 셀렉트 라인과 드레인 셀렉트 라인으로 형성될 폴리실리콘층의 상부에 형성된 유전체막을 일부 제거한 후, 콘트롤 게이트용 폴리실리콘층과 실리사이드층을 형성하여 셀렉트 라인의 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결되도록 함으로써, 워드라인이나 셀렉트 라인을 균일한 패턴으로 형성하여 패턴 불균일에 의한 패턴 붕괴나 패턴이 얇아지는 것을 방지하고 집적도가 감소하는 것을 방지할 수 있다.
NAND, 플로팅 게이트, 콘트롤 게이트, 유전체막, 패턴붕괴, 집적도
Description
도 1은 일반적인 NAND형 플래시 메모리 소자의 셀 어레이를 설명하기 위한 레이 아웃도이다.
도 2a 및 도 2b는 셀렉트 라인의 불연속성으로 인하여 발생되는 문제점을 설명하기 위한 단면 사진들이다.
도 3은 본 발명의 실시예에 따른 난드형 플래쉬 메모리 소자의 레이 아웃도이다.
도 4a 내지 도 4f는 도 3의 선 A-A'에 따라 절취된 상태를 공정 순서에 따라 순차적으로 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 401 : 반도체 기판 102 : 콘택
102a : 게이트 패드 103 : 패턴 붕괴
104 : 얇은 패턴 402 : 터널 산화막
403 : 제1 폴리실리콘층, 플로팅 게이트
404 : 유전체막 405 : 제2 폴리실리콘층
406 : 포토레지스트 패턴 407 : 제3 폴리실리콘층
408 : 실리사이드층 409 : 하드 마스크
410 : 포토레지스트 패턴 411 : 콘트롤 게이트
본 발명은 난드형 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 워드라인이나 셀렉트 라인의 패터닝 특성을 향상시키고 집적도를 높일 수 있는 난드형 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는 실제로 데이터를 저장하기 위한 셀과, 셀이 동작되도록 셀에 외부 전압을 전달하기 위한 주변 트랜지스터들을 포함하여 이루어진다.
반도체 메모리 소자에는 NAND형 플래시 메모리 소자가 있으며, NAND형 플래시 메모리 소자에 포함된 여러 개의 메모리 셀 트랜지스터들은 스트링(String)이라는 구조로 연결되어 있다. 이러한 스트링을 선택하기 위해서는, 선택 트랜지스터(Select transistor)가 필요하다.
도 1은 일반적인 NAND형 플래시 메모리 소자의 셀 어레이를 설명하기 위한 레이 아웃도이다.
도 1을 참조하면, 반도체 기판의 소정 영역에 서로 평행하게 복수개의 활성 영역들(101)이 형성된다. 활성 영역들(101)에는 불순물이 주입된다. 한편, 반도체 기판 상에는 활성영역들(101)과 수직 방향으로 드레인 셀렉트 라인(Drain Select Line; DSL)과, 워드 라인들(WLa1 내지 WLan, WLb1 내지 WLbn)과, 소오스 셀렉트 라인(Drain Select Line; SSL)이 형성된다. 게이트 라인들이 형성된다.
이렇듯, NAND형 플래시 메모리 소자에서는 셀렉트 트랜지스터가 두 가지 종류로 구분된다. 첫 번째는 일반 MOSFET에서 드레인 역할을 수행하듯이 셀 트랜지스터의 전류를 공급하기 위한 드레인 셀렉트 트랜지스터가 있다. 드레인 셀렉트 트랜지스터의 게이트들은 전기적으로 서로 연결되어 게이트 라인이 형성되며, 이러한 게이트 라인이 드레인 셀렉트 라인DSL)이 된다. 두 번째는 일반 MOSFET에서 소오스 역할을 수행하는 소오스 셀렉트 트랜지스터가 있다. 소오스 셀렉트 트랜지스터의 게이트들은 전기적으로 서로 연결되어 게이트 라인이 형성되며, 이러한 게이트 라인이 소오스 셀렉트 라인(SSL)이 된다.
이렇게, NAND형 플래시 메모리 셀 어레이는 활성 영역들(101), 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)을 포함하여 이루어진다. 그리고, 활성 영역(101)과 드레인 셀렉트 라인(DSL)이 교차하는 영역에는 드레인 셀렉트 트랜지스터가 형성되고, 활성 영역(101)과 소오스 셀렉트 라인(DSL)이 교차하는 영역에는 소오스 셀렉트 트랜지스터가 형성되며, 활성 영역(101)과 워드 라인들(WLa1 내지 WLan, WLb1 내지 WLbn)이 교차하는 영역에는 플래시 메모리 셀들이 형성된다.
이때, 워드 라인들(WLa1 내지 WLan, WLb1 내지 WLbn)은 스택 게이트의 형태 로 형성되는 반면, 소오스 셀렉트 라인(DSL)나 드레인 셀렉트 라인(DSL)들은 스택 게이트의 구조가 아니기 때문에, 소오스 셀렉트 라인(DSL)이나 드레인 셀렉트 라인(DSL)에 포함된 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결되어야 한다. 플로팅 게이트와 콘트롤 게이트의 연결은, 소오스 셀렉트 라인(DSL)과 드레인 셀렉트 라인(DSL)을 형성한 후 이들 라인의 소정 영역에 콘택(102)을 형성하고 전도성 물질을 매립하는 방식으로 이루어진다. 이때, 콘택(102) 면적을 확보하기 위하여 콘택(102) 주위에 넓은 게이트 패드(102a)를 형성하여야 한다. 이 경우, 셀렉트 라인(DSL 또는 SSL)의 패턴 불연속성으로 인하여 도 2a에서와 같이 셀렉트 라인(DSL 또는 SSL)들이나 워드 라인들(WLa1 내지 WLan, WLb1 내지 WLbn)을 정의하기 위한 포토레지스트 패턴들이 붕괴(Collapse; 103)되거나, 도 2b에서와 같이 셀렉트 라인(DSL 또는 SSL)들이 얇게(104) 정의되어 저항이 증가하는 문제점이 발생된다.
또한, 게이트 패드(102a)로 인하여 집적도를 높이는데 어려움이 있으며, 셀렉트 게이트들을 패터닝하는데 있어서 집적도에 제한을 받는다.
이에 대하여, 본 발명이 제시하는 난드형 플래쉬 메모리 소자 및 그 제조 방법은 플로팅 게이트용 폴리실리콘층이 형성된 반도체 기판의 전체 구조 상에 유전체막과 보호용 폴리실리콘층을 형성하고, 소오스 셀렉트 라인과 드레인 셀렉트 라인으로 형성될 폴리실리콘층의 상부에 형성된 유전체막을 일부 제거한 후, 콘트롤 게이트용 폴리실리콘층과 실리사이드층을 형성하여 셀렉트 라인의 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결되도록 함으로써, 워드라인이나 셀렉트 라인을 균일한 패턴으로 형성하여 패턴 불균일에 의한 패턴 붕괴나 패턴이 얇아지는 것을 방지하고 집적도가 감소하는 것을 방지할 수 있다.
본 발명의 실시예에 따른 난드형 플래쉬 메모리 소자는 플로팅 게이트, 유전체막 및 콘트롤 게이트를 포함하는 다수의 워드라인과, 유전체막의 일부가 제거되어 플로팅 게이트과 콘트롤 게이트가 직접 연결된 다수의 셀렉트 라인을 포함하며, 다수의 워드라인들과 다수의 셀렉트 라인들이 균일한 간격으로 형성된다.
본 발명의 실시예에 따른 난드형 플래쉬 메모리 소자의 제조 방법은 소자 분리 영역에는 소자 분리막이 형성되고 소자 분리막 사이의 활성 영역 상부에는 터널 산화막 및 제1 폴리실리콘층의 적층 구조가 균일한 간격으로 형성된 반도체 기판이 제공되는 단계와, 제1 폴리실리콘층을 포함한 전체 구조 상에 유전체막을 형성하는 단계와, 소오스 셀렉트 라인 또는 드레인 셀렉트 라인을 형성될 영역의 유전체막을 제거하는 단계와, 유전체막을 포함한 전체 구조 상에 제2 폴리실리콘층, 실리사이드층 및 하드 마스크 패턴을 순차적으로 형성하는 단계와, 하드 마스크 패턴을 식각 정지막으로 사용하는 식각 공정 및 자기 정렬 식각 공정을 순차적으로 실시하여 다수의 워드라인 및 다수의 셀렉트 라인을 형성하는 단계를 포함한다.
상기에서, 유전체막 제거 시 유전체막을 보호하기 위하여 유전체막 상부에 보호용 폴리실리콘층을 형성한 상태에서 유전체막을 제거할 수 있다.
한편, 소오스 셀렉트 라인 또는 드레인 셀렉트 라인이 형성될 영역 중에서 일부 영역에만 유전체막이 잔류되도록 유전체막의 일부만을 제거할 수도 있다.
식각 공정 시 유전체막이 잔류하는 영역에서는 유전체막을 식각 정지막으로 사용하고, 유전체막이 제거된 영역에서는 터널 산화막을 식각 정지막으로 사용하여 식각 공정을 실시할 수 있다.
자기 정렬 식각 공정을 실시하기 전에 식각 공정에 의해 터널 산화막이 노출된 영역에 포토레지스트 패턴을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3은 본 발명의 실시예에 따른 난드형 플래쉬 메모리 소자의 레이 아웃도이다. 도 4a 내지 도 4f는 도 3의 선 A-A'에 따라 절취된 상태를 공정 순서에 따라 순차적으로 도시한 단면도들이다.
도 3 및 도 4a를 참조하면, 반도체 기판(401)의 소자 분리 영역에는 소자 분리막(도시되지 않음)이 형성되고, 셀 영역을 포함한 활성 영역에는 터널 산화막(402)과 플로팅 게이트용 제1 폴리실리콘층(403)이 적층된 구조로 형성된 반도체 기판(401)이 제공된다. 이때, 셀 영역에서는 제1 폴리실리콘층(403)과 터널 산화막(402)이 소자 분리 영역과 동일한 방향으로 패터닝되며, 소자 분리 영역 사이의 활성 영역 상부에만 잔류된다. 한편, 제1 폴리실리콘층(403)의 SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 형성하는 경우, 제1 폴리실리콘층(403)의 가장자리는 소자 분리막(도시되지 않음)과 중첩된다.
이어서, 제1 폴리실리콘층(403)을 포함한 전체 구조 상에 유전체막(404)을 형성하고 유전체막(404) 상부에는 유전체막(404)을 보호하기 위하여 제2 폴리실리콘층(405)을 형성한다. 이때, 제2 폴리실리콘층(405)은 제1 폴리실리콘층(403) 사이에 안정적으로 증착될 수 있도록 제1 폴리실리콘층(403) 간격의 1/2 두께로 형성하는 것이 바람직하며, 디자인 룰에 따라 300Å 내지 500Å의 두께로 형성할 수 있다. 한편, 유전체막(404)은 ONO 구조의 유전체막으로 형성할 수 있다.
이후, 제2 폴리실리콘층(405) 상부에는 포토레지스트 패턴(406)을 형성한다. 포토레지스트 패턴(406)은 후속 공정에서 형성될 드레인 셀렉트 라인이나 소오스 셀렉트 라인 사이의 영역을 정의하기 위하여 형성되는데, 이때 드레인 셀렉트 라인이나 소오스 셀렉트 라인 사이의 영역이 목표 폭보다 넓게 정의된 포토레지스트 패턴(406)을 형성한다. 예를 들면, 최종적으로 드레인 셀렉트 라인이나 소오스 셀렉트 라인에 유전체막(404)이 잔류되지 않을 정도로 드레인 셀렉트 라인 영역이나 소 오스 셀렉트 라인 영역이 개방되는 포토레지스트 패턴(406)을 형성하거나, 유전체막(404)이 10nm 내지 50nm 정도 잔류되도록 드레인 셀렉트 라인이나 소오스 셀렉트 라인 사이의 영역이 일부만 개방된 포토레지스트 패턴(406)을 형성할 수도 있다.
도 3 및 도 4b를 참조하면, 포토레지스트 패턴(406)을 식각 마스크로 사용하여 제2 폴리실리콘층(405)과 유전체막(404)을 순차적으로 식각한다. 이때, 제2 폴리실리콘층(405)이나 유전체막(404)은 플라즈마를 이용한 건식 식각 방식으로 식각하는 것이 바람직하다. 한편, 유전체막(404)은 화학제(Chemical)를 이용한 습식 식각 방식으로 식각할 수도 있다. 이로써, 소오스 셀렉트 게이트 라인이나 드레인 셀렉트 라인이 형성될 영역 사이의 유전체막(404)이 제거될 뿐만 아니라, 이들 셀렉트 라인들 상부의 유전체막(404)도 일부 제거된다.
상기에서는, 소오스 셀렉트 라인 또는 상기 드레인 셀렉트 라인이 형성될 영역 중에서 일부 영역에만 유전체막(404)이 잔류되도록 유전체막(404)의 일부만을 제거하였으나, 소오스 셀렉트 라인 또는 상기 드레인 셀렉트 라인이 형성될 영역의 모든 유전체막(404)을 제거할 수도 있다.
한편, 셀 영역의 제2 폴리실리콘층(405) 및 유전체막(404)을 제거할 때, 주변 회로 영역(도시되지 않음)의 제2 폴리실리콘층과 유전체막도 함께 제거한다.
도 3 및 도 4c를 참조하면, 포토레지스트 패턴(도 4b의 406)을 제거한다. 이어서, 제2 폴리실리콘층(404)을 포함한 전체 구조 상에 콘트롤 게이트를 형성하기 위한 제3 폴리실리콘층(407) 및 실리사이드층(408)을 형성한다. 이때, 유전체막(404)이 제거된 영역에서는 제1 폴리실리콘층(403)과 제3 폴리실리콘층(407)이 전기적/물리적으로 연결된다. 여기서, 제3 폴리실리콘층(407)은 500Å 내지 1000Å의 두께로 형성할 수 있으며, 실리사이드층(408)은 텅스텐을 사용하여 형성할 수 있다.
이후, 실리사이드층(408) 상부에는 워드 라인과 셀렉트 라인 패턴이 정의된 하드 마스크(409)를 형성한다. 종래에는 플로팅 게이트용 제1 폴리실리콘층(403)과 콘트롤 게이트용 제3 폴리실리콘층(407)을 전기적으로 연결시키기 위한 콘택을 형성하기 위하여 셀렉트 라인 패턴의 간격을 워드 라인 패턴의 간격보다 넓게 정의하였다. 예를 들면, 90nm의 플래쉬 메모리 소자의 경우, 워드 라인 패턴의 간격을 95nm로 정의하고 셀렉트 라인 패턴의 간격은 콘택을 형성하기 위하여 220nm로 정의하였다. 하지만, 본 발명에서는 셀렉트 라인 패턴들의 간격과 워드 라인 패턴들의 간격이 동일하게 정의되도록 하드 마스크(409)를 패터닝한다.
이렇게, 셀렉트 라인 패턴들의 간격과 워드 라인 패턴들의 간격을 동일하게 정의하기 때문에 패턴의 균일성을 확보할 수 있다. 따라서, 하드 마스크(409) 패터닝 시 하드 마스크(409) 상부에 형성되는 포토레지스트 패턴(도시되지 않음)이 붕괴되는 것을 방지하고, 셀렉트 라인 패턴들이 얇게 정의되는 것을 방지할 수 있다.
도 3 및 도 4d를 참조하면, 하드 마스크(409)를 식각 마스크로 사용하여 식각 공정을 실시한다. 이때, 유전체막(404)이 잔류하는 영역에서는 유전체막(404)을 식각 정지막으로 설정하고, 유전체막(404)이 제거된 영역에서는 터널 산화막(402)을 식각 정지층으로 설정하여 식각 공정을 실시한다. 이때, 주변 회로 영역(도시되지 않음)에서는 게이트 산화막(도시되지 않음)을 식각 정지막으로 설정하여 실리사 이드층과 폴리실리콘층을 식각한다.
상기의 조건으로 하부층들을 패터닝하면, 소오스 셀렉트 라인이나 드레인 셀렉트 라인이 형성될 영역의 사이에서는 실리사이드층(408), 제3 폴리실리콘층(407) 및 제1 폴리실리콘층(403)이 순차적으로 식각되어 터널 산화막(402)이 노출된다. 그리고, 워드 라인이 형성될 영역의 사이에서는 실리사이드층(408) 및 제3 폴리실리콘층(407)이 식각되어 유전체막(404)이 노출된다. 한편, 소오스 셀렉트 라인이나 드레인 셀렉트 라인이 형성될 영역에서는 유전체막(404)의 일부가 제거된 상태에서 제3 폴리실리콘층(407)이 형성되었기 때문에 제1 폴리실리콘층(403)과 제3 폴리실리콘층(407)이 전기적/물리적으로 연결된 상태로 패터닝된다.
도 3 및 도 4e를 참조하면, 소오스 셀렉트 라인이나 드레인 셀렉트 라인이 형성될 영역의 사이에 노출된 터널 산화막(402)이 덮어지도록 포토레지스트 패턴(410)을 형성한다. 포토레지스트 패턴(410)은 후속 식각 공정 시 터널 산화막(402)이 제거되면서 반도체 기판(401)에 식각 손상이 발생되는 것을 방지하기 위하여 형성된다.
도 3 및 도 4f를 참조하면, 자기 정렬 식각 공정으로 셀 영역에 노출된 유전체막(404)을 식각하고, 그 하부의 제1 폴리실리콘층(403)을 순차적으로 식각한다. 이를 통해, 실리사이드층(408)과 제3 폴리실리콘층(407)으로 이루어진 콘트롤 게이트(411)와, 제1 폴리실리콘층으로 이루어진 플로팅 게이트(403)가 형성된다. 이어서, 포토레지스트 패턴(도 4e의 410)을 제거한다.
이로써, 콘트롤 게이트(411) 및 플로팅 게이트(403)가 연결된 셀렉트 라인(DSL 및 SSL)이 다수의 워드 라인들(WLa1 내지 WLan, WLb1 내지 WLbn)과 균일한 간격으로 형성된다.
상술한 바와 같이, 본 발명은 콘택없이 셀렉트 라인의 플로팅 게이트와 콘트롤 게이트를 직접 전기적으로 연결되도록 함으로써, 워드라인이나 셀렉트 라인을 균일한 패턴으로 형성하여 패턴 불균일에 의한 패턴 붕괴나 패턴이 얇아지는 것을 방지하고, 게이트 패드를 생략하여 집적도가 감소하는 것을 방지할 수 있다.
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- 소자 분리 영역에는 소자 분리막이 형성되고 상기 소자 분리막 사이의 활성 영역 상부에는 터널 산화막 및 제1 폴리실리콘층의 적층 구조가 균일한 간격으로 형성된 반도체 기판이 제공되는 단계;상기 제1 폴리실리콘층을 포함한 전체 구조 상에 유전체막을 형성하는 단계;소오스 셀렉트 라인 또는 드레인 셀렉트 라인을 형성될 영역의 상기 유전체막을 제거하는 단계;상기 유전체막을 포함한 전체 구조 상에 제2 폴리실리콘층, 실리사이드층 및 하드 마스크 패턴을 순차적으로 형성하는 단계;상기 하드 마스크 패턴을 식각 정지막으로 사용하는 식각 공정 및 자기 정렬 식각 공정을 순차적으로 실시하여 다수의 워드라인 및 다수의 셀렉트 라인을 형성하는 단계를 포함하는 난드형 플래쉬 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 유전체막 제거 시 상기 유전체막을 보호하기 위하여 상기 유전체막 상부에 보호용 폴리실리콘층을 형성한 상태에서 상기 유전체막을 제거하는 난드형 플래쉬 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 소오스 셀렉트 라인 또는 상기 드레인 셀렉트 라인이 형성될 영역 중에서 일부 영역에만 상기 유전체막이 잔류되도록 상기 유전체막의 일부만을 제거하는 난드형 플래쉬 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 식각 공정 시 상기 유전체막이 잔류하는 영역에서는 상기 유전체막을 식각 정지막으로 사용하고, 상기 유전체막이 제거된 영역에서는 상기 터널 산화막을 식각 정지막으로 사용하는 난드형 플래쉬 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 자기 정렬 식각 공정을 실시하기 전에 상기 식각 공정에 의해 상기 터널 산화막이 노출된 영역에 포토레지스트 패턴을 형성하는 난드형 플래쉬 메모리 소자의 제조 방법.
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