JP2005311282A - Nand型フラッシュメモリ素子及びその製造方法 - Google Patents
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Abstract
【課題】フローティングゲート用のポリシリコン層が形成された半導体基板の全体構造上に誘電体膜と保護用ポリシリコン層を形成し、ソースセレクトラインとドレインセレクトラインで形成されるポリシリコン層の上部に形成された誘電体膜を一部除去した後、コントロールゲート用のポリシリコン層とシリサイド層を形成してセレクトラインのフローティングゲートとコントロールゲートとが電気的に接続されるようにすることによって、ワードラインやセレクトラインを均一なパターンに形成してパターンの不均一によるパターン崩壊やパターンが薄くなることを防止して集積度の減少を防止できるNAND型フラッシュメモリ素子及びその製造方法を提供する。
【解決手段】フローティングゲート、誘電体膜及びコントロールゲートを含む複数のワードラインと、前記誘電体膜の一部が除去されフローティングゲートとコントロールゲートとが直接接続された複数のセレクトラインを備え、前記複数のワードラインと前記複数のセレクトラインが均一な間隔で形成されている。
【選択図】図4
【解決手段】フローティングゲート、誘電体膜及びコントロールゲートを含む複数のワードラインと、前記誘電体膜の一部が除去されフローティングゲートとコントロールゲートとが直接接続された複数のセレクトラインを備え、前記複数のワードラインと前記複数のセレクトラインが均一な間隔で形成されている。
【選択図】図4
Description
本発明はNAND型フラッシュメモリ素子及びその製造方法に関し、特にワードラインやセレクトラインのパターニング特性を向上させ、集積度を高めることができるNAND型フラッシュメモリ素子及びその製造方法に関する。
通常、半導体メモリ素子は実際にデータを格納するためのセルと、セルが動作するようにセルに外部電圧を伝達するための周辺トランジスタを含んでなる。
半導体メモリ素子にはNAND型フラッシュメモリ素子があり、NAND型フラッシュメモリ素子に含まれた複数のメモリセルトランジスタはストリング(String)構造で接続されている。このようなストリング構造を選択するためには、選択トランジスタが必要である。
半導体メモリ素子にはNAND型フラッシュメモリ素子があり、NAND型フラッシュメモリ素子に含まれた複数のメモリセルトランジスタはストリング(String)構造で接続されている。このようなストリング構造を選択するためには、選択トランジスタが必要である。
図1は通常のNAND型フラッシュメモリ素子のセルアレイを説明するためのレイアウト図である。
図1を参照すると、半導体基板の所定領域に互いに平行に複数の活性領域101が形成される。これらの活性領域101には不純物が注入される。一方、半導体基板上には活性領域101と垂直方向にドレインセレクトライン(Drain Select Line;DSL)と、複数のワードライン(WLa1ないしWLan、WLb1ないしWLbn)と、ソースセレクトライン(Source Select Line;SSL)が形成される。ゲートラインが形成される。
このように、NAND型フラッシュメモリ素子ではセレクトトランジスタが2種類に区分される。一つ目は通常のMOSFETでドレインの機能をするようにセルトランジスタの電流を供給するためのドレインセレクトトランジスタである。ドレインセレクトトランジスタのゲートは電気的に互いに接続されゲートラインが形成されるが、このようなゲートラインがドレインセレクトラインDSLになる。二つ目は、通常のMOSFETでソースの機能をするソースセレクトトランジスタである。ソースセレクトトランジスタのゲートは電気的に互いに接続されゲートラインが形成されるが、このようなゲートラインがソースセレクトラインSSLになる。
このように、NAND型フラッシュメモリのセルアレイは、活性領域101、ドレインセレクトラインDSL及びソースセレクトラインSSLを含んでなる。そして、活性領域101とドレインセレクトラインDSLとが交差する領域にはドレインセレクトトランジスタが形成され、活性領域101とソースセレクトラインDSLとが交差する領域にはソースセレクトトランジスタが形成され、活性領域101とワードライン(WLa1ないしWLan、WLb1ないしWLbn)が交差する領域にはフラッシュメモリセルが形成される。
この場合、ワードライン(WLa1ないしWLan、WLb1ないしWLbn)はスタックゲートの形態で形成されるのに対して、ソースセレクトラインDSLやドレインセレクトラインDSLはスタックゲートの構造ではないため、ソースセレクトラインDSLやドレインセレクトラインDSLに含まれたフローティングゲートとコントロールゲートとが電気的に接続されなければならない。フローティングゲートとコントロールゲートとの接続は、ソースセレクトラインDSLとドレインセレクトラインDSLを形成した後、これらラインの所定領域にコンタクト102を形成し、導電性物質を埋め込む方式でなる。この場合、コンタクト102面積を確保するためにコンタクト102周囲に広いゲートパッド102aを形成しなければならない。この場合、セレクトライン(DSLまたはSSL)のパターンの不連続性によって図2(a)でのように、セレクトライン(DSLまたはSSL)や複数のワードライン(WLa1ないしWLan、WLb1ないしWLbn)を画定するためのフォトレジストパターンが崩壊(Collapse;103)したり、図2(b)でのようにセレクトライン(DSLまたはSSL)が薄く104画定されて抵抗が増加するという問題が生じる。
また、ゲートパッド102aにより集積度を高めることが困難であり、セレクトゲートをパターニングすることにおいて集積度に制限を受ける。
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、フローティングゲート用のポリシリコン層が形成された半導体基板の全体構造上に誘電体膜と保護用ポリシリコン層を形成し、ソースセレクトラインとドレインセレクトラインで形成されるポリシリコン層の上部に形成された誘電体膜を一部除去した後、コントロールゲート用のポリシリコン層とシリサイド層を形成してセレクトラインのフローティングゲートとコントロールゲートとが電気的に接続されるようにすることによって、ワードラインやセレクトラインを均一なパターンに形成してパターンの不均一によるパターン崩壊やパターンが薄くなることを防止して集積度の減少を防止できるNAND型フラッシュメモリ素子及びその製造方法を提供することにある。
上記目的を達成するために、本発明に係るNAND型フラッシュメモリ素子は、フローティングゲート、誘電体膜及びコントロールゲートを含む複数のワードラインと、前記誘電体膜の一部が除去されフローティングゲートとコントロールゲートとが直接接続された複数のセレクトラインを備え、前記複数のワードラインと前記複数のセレクトラインが均一な間隔で形成されていることを特徴とする。
また、本発明に係るNAND型フラッシュメモリ素子の製造方法は、素子分離領域には素子分離膜が形成され、前記素子分離膜間の活性領域の上部にはトンネル酸化膜及び第1ポリシリコン層の積層構造が均一な間隔で形成されている半導体基板が提供されるステップと、前記第1ポリシリコン層を含む全体構造上に誘電体膜を形成するステップと、ソースセレクトラインまたはドレインセレクトラインが形成される領域の前記誘電体膜を除去するステップと、前記誘電体膜を含む全体構造上に第2ポリシリコン層、シリサイド層及びハードマスクパターンを順次形成するステップと、前記ハードマスクパターンをエッチング停止膜として用いるエッチング工程及び自己整列エッチング工程を順次行って複数のワードライン及び複数のセレクトラインを形成するステップとを備えることを特徴とする。
前記で、誘電体膜の除去の際に、誘電体膜を保護するために誘電体膜の上部に保護用ポリシリコン層を形成した状態で誘電体膜を除去することができる。
一方、ソースセレクトラインまたはドレインセレクトラインが形成される領域のうちの一部の領域にのみ誘電体膜が残留するように誘電体膜の一部のみを除去することもできる。
エッチング工程の際に誘電体膜が残留する領域では誘電体膜をエッチング停止膜として用い、誘電体膜が除去された領域ではトンネル酸化膜をエッチング停止膜として用いてエッチング工程を行うことができる。
自己整列エッチング工程を行う前にエッチング工程によりトンネル酸化膜が露出された領域にフォトレジストパターンを形成できる。
本発明によれば、コンタクトなしでセレクトラインのフローティングゲートとコントロールゲートとを直接電気的に接続することによって、ワードラインやセレクトラインを均一なパターンに形成してパターンの不均一によるパターン崩壊やパターンが薄くなることを防止し、ゲートパッドを省略して集積度が減少することを防止できるという、効果を奏する。
以下、添付する図面を参照して本発明の好ましい実施の形態を説明する。
図3は本発明の実施の形態に係るNAND型フラッシュメモリ素子のレイアウト図である。図4乃至図6は図3のA-A’線の状態を工程順序に従って示す断面図である。
図3及び図4(a)を参照すると、半導体基板401の素子分離領域には素子分離膜(図示せず)が形成され、セル領域を含む活性領域にはトンネル酸化膜402とフローティングゲート用の第1ポリシリコン層403が積層された構造で形成される半導体基板401が提供される。このとき、セル領域では第1ポリシリコン層403とトンネル酸化膜402が素子分離領域と同じ方向にパターニングされ、素子分離領域間の活性領域の上部にのみ残留する。一方、第1ポリシリコン層403のSA-STI(Self Aligned Shallow Trench Isolation)方式で形成する場合、第1ポリシリコン層403の縁は素子分離膜(図示せず)と重なる。
次に、第1ポリシリコン層403を含む全体構造上に誘電体膜404を形成して誘電体膜404を保護するために誘電体膜404の上部には第2ポリシリコン層405を形成する。この場合、第2ポリシリコン層405は第1ポリシリコン層403の間に安定的に蒸着できるように第1ポリシリコン層403間隔の1/2の厚さに形成することが好ましく、デザインルールに基づいて300Åないし500Åの厚さに形成できる。一方、誘電体膜404はONO構造の誘電体膜に形成することができる。
その後、第2ポリシリコン層405の上部にはフォトレジストパターン406を形成する。フォトレジストパターン406は後続する工程で形成されるドレインセレクトラインやソースセレクトライン間の領域を画定するために形成されるが、このとき、ドレインセレクトラインやソースセレクトライン間の領域が目標とする幅よりも広く画定されたフォトレジストパターン406を形成する。例えば、最終的にドレインセレクトラインやソースセレクトラインに誘電体膜404が残留しない程度にドレインセレクトライン領域やソースセレクトライン領域がオープンされるフォトレジストパターン406を形成するか、誘電体膜404が10nmないし50nm程度残留するようにドレインセレクトラインやソースセレクトライン間の領域が一部のみ開放されたフォトレジストパターン406を形成することもできる。
図3及び図4(b)を参照すると、フォトレジストパターン406をエッチングマスクとして用いて第2ポリシリコン層405と誘電体膜404を順次エッチングする。このとき、第2ポリシリコン層405や誘電体膜404はプラズマを利用したドライエッチング方式でエッチングすることが好ましい。一方、誘電体膜404は化学製品を利用したウェットエッチング方式でエッチングすることができる。これにより、ソースセレクトゲートラインやドレインセレクトラインが形成される領域間の誘電体膜404が除去されるだけでなく、これらセレクトラインの上部にある誘電体膜404も一部除去される。
前記では、ソースセレクトラインまたは前記ドレインセレクトラインが形成される領域のうちの一部の領域にのみ誘電体膜404が残留するように誘電体膜404の一部のみを除去したが、ソースセレクトラインまたは前記ドレインセレクトラインが形成される領域の全ての誘電体膜404を除去することもできる。
一方、セル領域の第2ポリシリコン層405及び誘電体膜404を除去する際に、周辺回路領域(図示せず)の第2ポリシリコン層と誘電体膜もともに除去する。
図3及び図5(a)を参照すると、フォトレジストパターン(図4(b)の406)を除去する。次に、第2ポリシリコン層404を含む全体構造上にコントロールゲートを形成するための第3ポリシリコン層407及びシリサイド層408を形成する。このとき、誘電体膜404が除去された領域では第1ポリシリコン層403と第3ポリシリコン層407とが電気的/物理的に接続される。ここで、第3ポリシリコン層407は500Åないし1000Åの厚さに形成でき、シリサイド層408はタングステンを用いて形成できる。
その後、シリサイド層408の上部にはワードラインとセレクトラインパターンが画定されたハードマスク409を形成する。従来はフローティングゲート用の第1ポリシリコン層403とコントロールゲート用の第3ポリシリコン層407を電気的に接続するためのコンタクトを形成するためにセレクトラインパターンの間隔をワードラインパターンの間隔よりも広く画定した。例えば、90nmのフラッシュメモリ素子の場合、ワードラインパターンの間隔を95nmに画定し、セレクトラインパターンの間隔はコンタクトを形成するために220nmに画定した。しかし、本発明ではセレクトラインパターンの間隔とワードラインパターンの間隔が同一に画定されるようにハードマスク409をパターニングする。
このように、セレクトラインパターンの間隔とワードラインパターンの間隔を同一に画定するため、パターンの均一性を確保することができる。したがって、ハードマスク409のパターニング時にハードマスク409の上部に形成されるフォトレジストパターン(図示せず)が崩壊することを防止し、セレクトラインパターンが薄く画定されることを防止することができる。
図3及び図5(b)を参照すると、ハードマスク409をエッチングマスクとして用いてエッチング工程を行う。この場合、誘電体膜404が残留する領域では誘電体膜404をエッチング停止膜として設定し、誘電体膜404が除去された領域ではトンネル酸化膜402をエッチング停止層として設定してエッチング工程を行う。このとき、周辺回路領域(図示せず)ではゲート酸化膜(図示せず)をエッチング停止膜として設定してシリサイド層とポリシリコン層をエッチングする。
上述した条件で下部層をパターニングすると、ソースセレクトラインやドレインセレクトラインが形成される領域の間ではシリサイド層408、第3ポリシリコン層407及び第1ポリシリコン層403が順次エッチングされ、トンネル酸化膜402が露出される。そして、ワードラインが形成される領域の間ではシリサイド層408及び第3ポリシリコン層407がエッチングされ、誘電体膜404が露出される。一方、ソースセレクトラインやドレインセレクトラインが形成される領域では誘電体膜404の一部が除去された状態で第3ポリシリコン層407が形成されているため、第1ポリシリコン層403と第3ポリシリコン層407とが電気的/物理的に接続された状態でパターニングされる。
図3及び図6(a)を参照すると、ソースセレクトラインやドレインセレクトラインが形成される領域の間に露出されたトンネル酸化膜402が覆われるようにフォトレジストパターン410を形成する。フォトレジストパターン410は後続のエッチング工程時にトンネル酸化膜402が除去されるとき、半導体基板401にエッチング損傷が発生することを防止するために形成される。
図3及び図6(b)を参照すると、自己整列エッチング工程によりセル領域に露出された誘電体膜404をエッチングし、その下部の第1ポリシリコン層403を順次エッチングする。これにより、シリサイド層408と第3ポリシリコン層407とからなるコントロールゲート411と、第1ポリシリコン層からなるフローティングゲート403が形成される。次に、フォトレジストパターン(図6(a)の410)を除去する。
図3及び図6(b)を参照すると、自己整列エッチング工程によりセル領域に露出された誘電体膜404をエッチングし、その下部の第1ポリシリコン層403を順次エッチングする。これにより、シリサイド層408と第3ポリシリコン層407とからなるコントロールゲート411と、第1ポリシリコン層からなるフローティングゲート403が形成される。次に、フォトレジストパターン(図6(a)の410)を除去する。
これにより、コントロールゲート411及びフローティングゲート403が接続されたセレクトライン(DSL及びSSL)が複数のワードライン(WLa1ないしWLan、WLb1ないしWLbn)と均一な間隔に形成される。
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
101、401 半導体基板
102 コンタクト
102a ゲートパッド
103 パターン崩壊
104 薄いパターン
402 トンネル酸化膜
403 第1ポリシリコン層、フローティングゲート
404 誘電体膜
405 第2ポリシリコン層
406 フォトレジストパターン
407 第3ポリシリコン層
408 シリサイド層
409 ハードマスク
410 フォトレジストパターン
411 コントロールゲート
102 コンタクト
102a ゲートパッド
103 パターン崩壊
104 薄いパターン
402 トンネル酸化膜
403 第1ポリシリコン層、フローティングゲート
404 誘電体膜
405 第2ポリシリコン層
406 フォトレジストパターン
407 第3ポリシリコン層
408 シリサイド層
409 ハードマスク
410 フォトレジストパターン
411 コントロールゲート
Claims (6)
- フローティングゲート、誘電体膜及びコントロールゲートを含む複数のワードラインと、
前記誘電体膜の一部が除去されフローティングゲートとコントロールゲートとが直接接続された複数のセレクトラインを備え、
前記複数のワードラインと前記複数のセレクトラインが均一な間隔で形成されていることを特徴とするNAND型フラッシュメモリ素子。 - 素子分離領域には素子分離膜が形成され、前記素子分離膜間の活性領域の上部にはトンネル酸化膜及び第1ポリシリコン層の積層構造が均一な間隔で形成されている半導体基板が提供されるステップと、
前記第1ポリシリコン層を含む全体構造上に誘電体膜を形成するステップと、
ソースセレクトラインまたはドレインセレクトラインが形成される領域の前記誘電体膜を除去するステップと、
前記誘電体膜を含む全体構造上に第2ポリシリコン層、シリサイド層及びハードマスクパターンを順次形成するステップと、
前記ハードマスクパターンをエッチング停止膜として用いるエッチング工程及び自己整列エッチング工程を順次行って複数のワードライン及び複数のセレクトラインを形成するステップと
を備えることを特徴とするNAND型フラッシュメモリ素子の製造方法。 - 前記誘電体膜の除去の際に、前記誘電体膜を保護するために前記誘電体膜の上部に保護用ポリシリコン層を形成した状態で前記誘電体膜を除去することを特徴とする請求項2に記載のNAND型フラッシュメモリ素子の製造方法。
- 前記ソースセレクトラインまたは前記ドレインセレクトラインが形成される領域のうちの一部の領域にのみ前記誘電体膜が残留するように前記誘電体膜の一部のみを除去することを特徴とする請求項2に記載のNAND型フラッシュメモリ素子の製造方法。
- 前記エッチング工程の際に前記誘電体膜が残留する領域では前記誘電体膜をエッチング停止膜として用い、前記誘電体膜が除去された領域では前記トンネル酸化膜をエッチング停止膜として用いることを特徴とする請求項2に記載のNAND型フラッシュメモリ素子の製造方法。
- 前記自己整列エッチング工程を行う前に前記エッチング工程により前記トンネル酸化膜が露出された領域にフォトレジストパターンを形成することを特徴とする請求項2に記載のNAND型フラッシュメモリ素子の製造方法。
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