JP2004048007A - Ｎａｎｄ型フラッシュメモリ素子のセレクトライン形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 238000000059 patterning Methods 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 89
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 56
- 229920005591 polysilicon Polymers 0.000 claims description 56
- 229910021332 silicide Inorganic materials 0.000 claims description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000003475 lamination Methods 0.000 abstract 1
- 101150013423 dsl-1 gene Proteins 0.000 description 25
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 20
- 101150064834 ssl1 gene Proteins 0.000 description 20
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 17
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 17
- 239000012535 impurity Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】電圧降下の発生を最小化して電気的特性を向上させ、フローティングゲートとコントロールゲートとを電気的に連結するための誘電体膜の除去工程を省略して工程段階を単純化することが可能なＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法を提供する。
【解決手段】フローティングゲート、誘電体膜及びコントロールゲートの積層構造からなるセレクトラインでコントロールゲートの縁部に第１突出部が形成されるようにコントロールゲートをパターニングし、自己整列エッチング工程によってフローティングゲートを形成するが、一端が第１突出部に重なる第２突出部がフローティングゲートの縁部に形成されるようにフローティングゲートをパターニングした後、コンタクトプラグと金属配線によって第１及び第２突出部を電気的に連結して抵抗の低いコントロールゲートとフローティングゲートに同一の電圧が印加されるようにする。
【選択図】 図４
【解決手段】フローティングゲート、誘電体膜及びコントロールゲートの積層構造からなるセレクトラインでコントロールゲートの縁部に第１突出部が形成されるようにコントロールゲートをパターニングし、自己整列エッチング工程によってフローティングゲートを形成するが、一端が第１突出部に重なる第２突出部がフローティングゲートの縁部に形成されるようにフローティングゲートをパターニングした後、コンタクトプラグと金属配線によって第１及び第２突出部を電気的に連結して抵抗の低いコントロールゲートとフローティングゲートに同一の電圧が印加されるようにする。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、ＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法に関し、特に、フラッシュメモリセルと同一の構造を有するセレクトトランジスタから抵抗の大きいフローティングゲート用ポリシリコン層にバイアスを印加する場合、電圧降下（Ｖｏｌｔａｇｅ ｄｒｏｐ）によって電気的特性が低下することを防止することが可能なＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法に関する。
【０００２】
【従来の技術】
スタック（Ｓｔａｃｋ）構造のＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）素子は、ブロック単位で動作するが、この際、セレクトトランジスタを用いてブロックを区分して選択する。
【０００３】
図１は一般的なＮＡＮＤ型フラッシュメモリアレイのレイアウト図である。図２は図１のＡ−Ａ’線に沿った断面図である。図３は図１のＢ−Ｂ’線に沿った断面図である。
【０００４】
図１〜図３を参照すると、半導体基板１０１の所定の領域に素子分離膜１０２が形成され、互いに平行な複数の活性領域ＡＣＴが定義される。半導体基板１０１の上部には活性領域ＡＣＴと垂直の方向にドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、．．．）、第１〜第ｎワードラインＷＬ１〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、．．．）が形成される。前記のラインはトンネル酸化膜１０３、フローティングゲート１０４、誘電体膜１０５及びコントロールゲート１０６の積層構造からなり、コントロールゲート１０６はポリシリコン層及びシリサイド層の積層構造からなる。一方、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、．．．）、第１〜第ｎワードラインＷＬ１〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、．．．）間の活性領域ＡＣＴには不純物領域１０７ｄ、１０７及び１０７ｃが形成される。ここで、第１ワードラインＷＬ１の反対側のドレインセレクトラインＤＳＬ１の縁部に形成された不純物領域１０７ｄはドレインの役割を果たし、第ｎワードラインＷＬｎの反対側のソース選択ラインＳＳＬ１の縁部に形成された不純物領域１０７ｃはソースの役割を果たす。一方、ドレイン選択ラインＤＳＬ１と活性領域ＡＣＴとが交差する部分にはドレイン選択トランジスタＴｄが形成され、ソース選択ラインＳＳＬ１と活性領域ＡＣＴとが交差する部分には接地選択トランジスタＴｓが形成される。これと同様に、第１〜第ｎワードラインＷＬ１〜ＷＬｎと活性領域ＡＣＴとが交差する部分には、フラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎが形成される。この際、活性領域ＡＣＴは素子分離膜１０２によって隔離されているが、接地選択トランジスタＴｓの間では、活性領域ＡＣＴを接地端子に容易に連結させるために、接地選択トランジスタＴｓ間の活性領域ＡＣＴが互いに連結（図面では隔離状態で示される）されるように活性領域ＡＣＴを形成することもできる。これにより、半導体基板１０１上には、活性領域ＡＣＴに直列連結されたドレイン選択トランジスタＴｄ、複数のフラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎ及び接地選択トランジスタＴｓからなるブロックＢ１００が形成される。
【０００５】
前記において、フラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎのフローティングゲート１０３は、フローティングゲート隔離（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｉｓｏｌａｔｉｏｎ；ＦＧＩ）パターンによって素子分離領域の上部で互いに隔離される。ところが、ドレイン選択ライン（ＤＳＬ０、ＤＳＬ１、．．．）及び接地選択ライン（ＳＳＬ１、ＳＳＬ２、．．．）は、図３に示すように、素子分離１０２の上部においても隔離されず、全層１０２〜１０６が連続的に連結される。
【０００６】
この際、ドレイン選択トランジスタＴｄとソース選択トランジスタＴｓは、フラッシュメモリセルの構造で形成されるため、正常的なトランジスタの動作を得るためには、セレクトライン（ＤＳＬ又はＳＳＬ）又はフローティングゲートに高電圧を印加しなければならないか、或いはドレイン選択ライン（ＤＳＬ０、ＤＳＬ１、．．．）及びソース選択ライン（ＳＳＬ１、ＳＳＬ２、．．．）からコントロールゲート１０６及びフローティングゲート１０４間の誘電体膜１０５を除去しなければならない。
【０００７】
この場合、フローティングゲートの高抵抗によって電圧降下が激しく発生し、素子の集積度が高くなるにつれて、ドレイン選択ライン（ＤＳＬ０、ＤＳＬ１、．．．）及びソース選択ライン（ＳＳＬ１、ＳＳＬ２、．．．）からコントロール１０６及びフローティングゲート１０４間の誘電体膜１０５を除去するための工程のマージンを確保することが難しくて全体工程の難易度が高くなるという問題点が発生する。
【０００８】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するために、その目的は、フローティングゲート、誘電体膜及びコントロールゲートの積層構造からなるセレクトラインでコントロールゲートの縁部に第１突出部が形成されるようにコントロールゲートをパターニングし、自己整列エッチング工程によってフローティングゲートを形成するが、一端が第１突出部に重なる第２突出部がフローティングゲートの縁部に形成されるようにフローティングゲートをパターニングした後、コンタクトプラグと金属配線によって第１及び第２突出部を電気的に連結して抵抗の低いコントロールゲートとフローティングゲートに同一の電圧が印加されるようにすることにより、電圧降下の発生を最小化して電気的特性を向上させ、フローティングゲートとコントロールゲートとを電気的に連結するための誘電体膜の除去工程を省略して工程段階を単純化することが可能なＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法は、素子分離膜が形成された半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、ビットライン方向に１次パターニングする段階と、全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を形成する段階と、ドレイン選択ライン領域間の素子分離領域上のシリサイド層及び第２ポリシリコン層の縁部に第１突出部が備えられるようにシリサイド層及び第２ポリシリコン層を２次パターニングする段階と、ドレイン選択ライン領域間の素子分離領域上の第１ポリシリコン層の縁部に一端が第１突出部と重なる第２突出部が備えられるように誘電体膜及び第１ポリシリコン層を３次パターニングしてドレインセレクトラインを形成する段階と、全体上部に層間絶縁膜を形成した後、第１及び第２突出部が開放されるコンタクトホールを形成する段階と、コンタクトホールを伝導性物質で埋め込んでコンタクトプラグを形成し、層間絶縁膜の上部には、第１及び第２突出部上に形成されたコンタクトプラグを連結する金属配線を形成する段階とを含むことを特徴とする。
【００１０】
前記において、２次パターニング工程の際、セル領域ではワードラインを形成するために、シリサイド層及び第２ポリシリコン層のパターニングが行われることを特徴とする。
【００１１】
３次パターニング工程は、第１ポリシリコン層の縁部に第２突出部が備えられるように第２突出部上にエッチングマスクを形成した状態で行われることを特徴とし、３次パターニング工程の際、セル領域ではワードラインを形成するために自己整列エッチングが行われて誘電体膜及び第１ポリシリコン層のパターニングがなされることを特徴とする。
【００１２】
３次パターニングを行った後、層間絶縁膜を形成する前に、ドレインセレクトラインの側壁に絶縁膜スペーサを形成する段階をさらに含むことを特徴とする。
【００１３】
コンタクトホール及びコンタクトプラグ形成の際、セル領域の活性領域にもビットラインと活性領域とを連結するためのコンタクトホール及びコンタクトプラグが形成されることを特徴とする。
【００１４】
本発明の他の実施例に係るＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法は、素子分離膜が形成された半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、ビットライン方向に１次パターニングする段階と、全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を形成する段階と、コントロールゲートマスクを用いたエッチング工程によってシリサイド層及び第２ポリシリコン層を２次パターニングする段階と、全体上部に層間絶縁膜を形成した後、第１及び第２ポリシリコン層の所定の領域がそれぞれ開放されるコンタクトホールを形成する段階と、コンタクトホールを伝導性物質で埋め込んでコンタクトプラグを形成し、層間絶縁膜の上部には、第１及び第２突出部上に形成されたコンタクトプラグを連結する金属配線を形成する段階とを含むことを特徴とする。
【００１５】
前記において、２次パターニング工程の際、セル領域ではワードラインを形成するためにシリサイド層及び第２ポリシリコン層のパターニングがなされることを特徴とする。
【００１６】
２次パターニングを実施し層間絶縁膜を形成する前に、自己整列エッチング工程によってセル領域の誘電体膜及び第１ポリシリコン層を３次パターニングする段階をさらに含むことを特徴とし、ソースセレクトラインの側壁に絶縁膜スペーサを形成する段階をさらに含むことを特徴とする。
【００１７】
コンタクトホール及びコンタクトプラグ形成の際、セル領域の活性領域にもビットラインと活性領域とを連結するためのコンタクトホール及びコンタクトプラグが形成されることを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施例を説明する。本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【００１９】
図４は本発明に係るＮＡＮＤ型フラッシュメモリアレイのレイアウト図である。図４を参照すると、本発明に係るＮＡＮＤ型フラッシュメモリブロックＢ４００は、活性領域ＡＣＴと垂直の方向に形成されたドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、．．．）、第１〜第ｎワードラインＷＬ〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）と、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、．．．）、第１〜第ｎワードラインＷＬ〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）間の活性領域ＡＣＴに形成された不純物領域と、ドレイン選択ラインＤＳＬ１と活性領域ＡＣＴとが交差する部分に形成されたドレイン選択トランジスタＴｄと、ソース選択ラインＳＳＬ１と活性領域ＡＣＴとが交差する部分に形成された接地選択トランジスタＴｓと、第１〜第ｎワードラインＷＬ１〜ＷＬｎと活性領域ＡＣＴとが交差する部分に形成されたフラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎとからなる。
【００２０】
この際、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）において、第１及び第２コンタクトプラグ４１０ａ及び４１０ｂと金属配線４１１によってドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）のコントロールゲートとフローティングゲートとが電気的に連結される。
【００２１】
より詳細に説明すると、フローティングゲート、誘電体膜及びコントロールゲートの積層構造からなるドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）において、コントロールゲートの縁部に第１突出部４００ａが形成されるようにコントロールゲートをパターニングし、自己整列エッチング工程によってフローティングゲートを形成するが、一端が第１突出部４００ａに重なる第２突出部４００ｂがフローティングゲートの縁部に形成されるようにフローティングゲートをパターニングした後、コンタクトプラグ４１０ａ及び４１０ｂと金属配線４１１によって第１突出部４００ａと第２突出部４００ｂとを電気的に連結し、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）に印加された電圧が抵抗の低いコントロールゲートと抵抗の高いフローティングゲートとに同時に印加されないようにする。
【００２２】
次に、図５、図６、図７及び図８を参照して、本発明に係るセレクトラインの形成方法を説明する。
【００２３】
図５ａ〜図５ｃ及び図６ａ〜図６ｃは図４のＣ−Ｃ’線に沿った断面図である。図７ａ〜図７ｃ及び図８ａ〜図８ｃは図４のＤ−Ｄ’線に沿った断面図である。
【００２４】
図４、図５ａ及び図７ａに示すように、半導体基板４０１の所定の分離領域に素子分離膜４０２を形成し、素子が形成されるべき活性領域ＡＣＴを定義する。
【００２５】
図４、図５ｂ及び図７ｂに示すように、全体上部にトンネル酸化膜４０３及びフローティングゲート用第１ポリシリコン層４０４を順次形成する。その後、図示してはいないが、フローティングゲートを形成するための１次パターニング工程により、第１ポリシリコン層４０４及びトンネル酸化膜４０３が素子分離膜４０２の上部で隔離されるようにワードラインと垂直の方向に第１ポリシリコン層４０４及びトンネル酸化膜４０３をパターニングする。
【００２６】
図４、図５ｃ及び図７ｃに示すように、全体上部に誘電体膜４０５、コントロールゲート用第２ポリシリコン層４０６及びシリサイド層４０７を順次形成する。
【００２７】
図４、図６ａ及び図８ａに示すように、コントロールゲートマスクを用いたエッチング工程により、シリサイド層４０７及び第２ポリシリコン層４０６をパターニングする。この際、２つのドレイン選択ラインＤＳＬ０及びＤＳＬ１間の素子分離領域上のシリサイド層４０７及び第２ポリシリコン層４０６の縁部に第１突出部４００ａが形成されるように、シリサイド層４０７及び第２ポリシリコン層４０６をパターニングする。また、エッチング工程を行う前に、パターニング特性を向上させるために、シリサイド層４０７の上部にハードマスク（図示せず）及び反射防止膜（図示せず）を形成した後、エッチング工程を行う。
【００２８】
一方、シリサイド層４０７及び第２ポリシリコン層４０６は、誘電体膜４０５をエッチング停止層として用いるエッチング工程によりパターニングされるが、シリサイド層４０７及び第２ポリシリコン層４０６のパターニング後には、誘電体膜４０５をさらにパターニングすることもできる。
【００２９】
図４、図６ｂ及び図８ｂに示すように、自己整列エッチング（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｅｔｃｈ；ＳＡＥ）工程によって下部の誘電体膜４０５及び第１ポリシリコン層４０４をパターニングする。この際、２つのドレイン選択ラインＤＳＬ０及びＤＳＬ１間の素子分離領域上の第１ポリシリコン層４０４の縁部に、一端が第１突出部４００ａに重なる第２突出部４００ｂが形成されるように、エッチングマスク（図示せず）を形成した後、誘電体膜４０５及び第１ポリシリコン層４０４をパターニングする。
【００３０】
これにより、シリサイド層４０７及び第２ポリシリコン層４０６の縁部には第１突出部４００ａが形成され、第１ポリシリコン層４０４の縁部には一端が第１突出部４００ａに重なる第２突出部４００ｂを有するドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）が形成され、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）と活性領域ＡＣＴとが重なる領域にはドレインセレクトトランジスタＴｄが製造される。一方、セル領域には、トンネル酸化膜及び第１ポリシリコン層からなるフローティングゲートと、誘電体膜、第２ポリシリコン層及びシリサイド層からなるコントロールゲートとが積層されたワードラインＷＬ１〜ＷＬｎが形成され、ワードランＷＬ１〜ＷＬｎと活性領域ＡＣＴとが重なる領域にはフラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎが製造される。
【００３１】
その後、図示してはいないが、イオン注入工程を行ってドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）、ワードラインＷＬ１〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）間の活性領域ＡＣＴに不純物領域を形成する。不純物領域はドレインセレクトトランジスタＴｄのドレイン又はソースセレクトトランジスタＴｓのソースの役割を果たす。
【００３２】
図４、図６ｃ及び図８ｃに示すように、各ワードライン（ＤＳＬ０、ＤＳＬ１、…、ＷＬ１〜ＷＬｎ、ＳＳＬ１、ＳＳＬ２、…）の側壁に絶縁膜スペーサ４０８を形成した後、全体上部に層間絶縁膜４０９を形成する。その後、活性領域の所定の部分と第１及び第２突出部４００ａ及び４００ｂが開放されるコンタクトホールを形成する。活性領域の所定の部分が開放されるコンタクトホール（図示せず）は、活性領域ＡＣＴとビットライン（図示せず）とを電気的に連結するために形成され、第１及び第２突出部４００ａ及び４００ｂが開放されるコンタクトホールは第１突出部４００ａと第２突出部４００ｂとを電気的に連結するために形成される。
【００３３】
コンタクトホールが形成されると、コンタクトホールを伝導性物質で埋め込んでコンタクトプラグ４１０ａ及び４１０ｂを形成する。その後、層間絶縁膜４０９の上部には、ビットライン（便宜上、図示せず）を形成するために金属層形成工程及びパターニング工程を行う過程で、第１突出部４００ａの上部に形成された第１コンタクトプラグ４１０ａと第２突出部４００ｂの上部に形成された第２コンタクトプラグ４１０ｂとが電気的に連結されるように、第１コンタクトプラグ４１０ａと第２コンタクトプラグ４１０ｂとを連結する金属配線４１１を共に形成する。
【００３４】
これにより、シリサイド層４０７及び第２ポリシリコン層４０６の第１突出部４００ａと第１ポリシリコン層４０４の第２突出部４００ｂとが、第１及び第２コンタクトプラグ（４１０ａ及び４１０ｂ）及び金属配線４１１を介して電気的に連結される。すなわち、ドレイン選択ライン（ＤＳＬ０、ＤＳＬ１、…）のコントロールゲートとフローティングゲートとが第１及び第２突出部４００ａ及び４００ｂ、第１及び第２コンタクトプラグ４１０ａ及び４１０ｂ及び金属配線４１１を介して電気的に連結される。これにより、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）に印加された電圧が抵抗の低いコントロールゲートと抵抗の高いフローティングゲートとに同時に印加されて電圧降下が発生することを最小化するとともに、ドレインセレクトトランジスタＴｄが正常的に動作できるようにする。
【００３５】
一方、図示してはいないが、前記ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）を形成する方法を用いてソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）を形成することもできる。この際、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）の場合には互いに独立して動作しなければならないので、フローティングゲートとしての第１ポリシリコン層が互いに隔離されなければならない。ところが、ソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）の場合には、同時に共に動作しても構わないので、ソースセレクトラインＳＳＬ１及びＳＳＬ２のフローティングゲートの縁部に突出部が備えられるようにフローティングゲートを形成せず、隣接したソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）のフローティングゲートが互いに連結されるようにソースセレクトライン（ＳＳＬ１及びＳＳＬ２）を形成することもできる。また、ソースセレクトライン（ＳＳＬ１及びＳＳＬ２）のコントロールゲートにも突出部を形成せず、ソースセレクトライン（ＳＳＬ１及びＳＳＬ２）の間に残留するコントロールゲートとフローティングゲートの上部にそれぞれコンタクトプラグを形成した後、金属配線を形成してコントロールゲートとフローティングゲートとを電気的に連結することもでき、コントロールゲートが互いに連結されるように形成することもできる。
【００３６】
【発明の効果】
上述したように、本発明は、セレクトラインのフローティングゲート及びコントロールゲートにそれぞれ突出部を形成し、コンタクトプラグと金属配線によって突出部を連結して抵抗の大きいフローティングゲート及び抵抗の低いコントロールゲートとを電気的に連結することにより、セレクトラインに印加される電圧がコントロールゲートとフローティングゲートに共に印加されて電圧の降下量が減少し、フローティングゲートとコントロールゲートとを電気的に連結するための誘電体膜の除去工程が略されるため、素子の電気的特性を向上させ且つ工程段階を単純化することができる。
【図面の簡単な説明】
【図１】一般的なＮＡＮＤ型フラッシュメモリアレイのレイアウト図である。
【図２】図１のＡ−Ａ’線に沿った断面図である。
【図３】図１のＢ−Ｂ’線に沿った断面図である。
【図４】本発明に係るＮＡＮＤ型フラッシュメモリアレイのレイアウト図である。
【図５】図４のＣ−Ｃ’線に沿った断面図である。
【図６】図４のＣ−Ｃ’線に沿った断面図である。
【図７】図４のＤ−Ｄ’線に沿った断面図である。
【図８】図４のＤ−Ｄ’線に沿った断面図である。
【符号の説明】
ＡＣＴ 活性領域
Ｂ１００、Ｂ４００ ブロック
ＤＳＬ０、ＤＳＬ１ ドレインセレクトライン
Ｔｄ ドレインセレクトトランジスタ
ＳＳＬ１、ＳＳＬ２ ソースセレクトライン
Ｔｓ ソースセレクトランジスタ
ＷＬ１〜ＷＬｎ ワードライン
Ｃｅｌｌ１〜Ｃｅｌｌｎ フラッシュメモリセル
ＦＧＩ フローティングゲート隔離パターン
１０１、４０１ 半導体基板
１０２、４０２ 素子分離膜
１０３、４０３ トンネル酸化膜
１０４ フローティングゲート
１０５、４０５ 誘電体膜
１０６ コントロールゲート
１０７ 不純物領域
１０７ｄ ドレイン
１０７ｃ ソース
４０４ 第１ポリシリコン層
４００ｂ 第１ポリシリコン層の突出部
４０６ 第２ポリシリコン層
４０７ シリサイド層
４００ａ シリサイド層及び第２ポリシリコン層の突出部
４０８ 絶縁膜スペーサ
４０９ 層間絶縁膜
４１０ａ、４１０ｂ コンタクトプラグ
４１１ 金属配線
【発明の属する技術分野】
本発明は、ＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法に関し、特に、フラッシュメモリセルと同一の構造を有するセレクトトランジスタから抵抗の大きいフローティングゲート用ポリシリコン層にバイアスを印加する場合、電圧降下（Ｖｏｌｔａｇｅ ｄｒｏｐ）によって電気的特性が低下することを防止することが可能なＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法に関する。
【０００２】
【従来の技術】
スタック（Ｓｔａｃｋ）構造のＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）素子は、ブロック単位で動作するが、この際、セレクトトランジスタを用いてブロックを区分して選択する。
【０００３】
図１は一般的なＮＡＮＤ型フラッシュメモリアレイのレイアウト図である。図２は図１のＡ−Ａ’線に沿った断面図である。図３は図１のＢ−Ｂ’線に沿った断面図である。
【０００４】
図１〜図３を参照すると、半導体基板１０１の所定の領域に素子分離膜１０２が形成され、互いに平行な複数の活性領域ＡＣＴが定義される。半導体基板１０１の上部には活性領域ＡＣＴと垂直の方向にドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、．．．）、第１〜第ｎワードラインＷＬ１〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、．．．）が形成される。前記のラインはトンネル酸化膜１０３、フローティングゲート１０４、誘電体膜１０５及びコントロールゲート１０６の積層構造からなり、コントロールゲート１０６はポリシリコン層及びシリサイド層の積層構造からなる。一方、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、．．．）、第１〜第ｎワードラインＷＬ１〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、．．．）間の活性領域ＡＣＴには不純物領域１０７ｄ、１０７及び１０７ｃが形成される。ここで、第１ワードラインＷＬ１の反対側のドレインセレクトラインＤＳＬ１の縁部に形成された不純物領域１０７ｄはドレインの役割を果たし、第ｎワードラインＷＬｎの反対側のソース選択ラインＳＳＬ１の縁部に形成された不純物領域１０７ｃはソースの役割を果たす。一方、ドレイン選択ラインＤＳＬ１と活性領域ＡＣＴとが交差する部分にはドレイン選択トランジスタＴｄが形成され、ソース選択ラインＳＳＬ１と活性領域ＡＣＴとが交差する部分には接地選択トランジスタＴｓが形成される。これと同様に、第１〜第ｎワードラインＷＬ１〜ＷＬｎと活性領域ＡＣＴとが交差する部分には、フラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎが形成される。この際、活性領域ＡＣＴは素子分離膜１０２によって隔離されているが、接地選択トランジスタＴｓの間では、活性領域ＡＣＴを接地端子に容易に連結させるために、接地選択トランジスタＴｓ間の活性領域ＡＣＴが互いに連結（図面では隔離状態で示される）されるように活性領域ＡＣＴを形成することもできる。これにより、半導体基板１０１上には、活性領域ＡＣＴに直列連結されたドレイン選択トランジスタＴｄ、複数のフラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎ及び接地選択トランジスタＴｓからなるブロックＢ１００が形成される。
【０００５】
前記において、フラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎのフローティングゲート１０３は、フローティングゲート隔離（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｉｓｏｌａｔｉｏｎ；ＦＧＩ）パターンによって素子分離領域の上部で互いに隔離される。ところが、ドレイン選択ライン（ＤＳＬ０、ＤＳＬ１、．．．）及び接地選択ライン（ＳＳＬ１、ＳＳＬ２、．．．）は、図３に示すように、素子分離１０２の上部においても隔離されず、全層１０２〜１０６が連続的に連結される。
【０００６】
この際、ドレイン選択トランジスタＴｄとソース選択トランジスタＴｓは、フラッシュメモリセルの構造で形成されるため、正常的なトランジスタの動作を得るためには、セレクトライン（ＤＳＬ又はＳＳＬ）又はフローティングゲートに高電圧を印加しなければならないか、或いはドレイン選択ライン（ＤＳＬ０、ＤＳＬ１、．．．）及びソース選択ライン（ＳＳＬ１、ＳＳＬ２、．．．）からコントロールゲート１０６及びフローティングゲート１０４間の誘電体膜１０５を除去しなければならない。
【０００７】
この場合、フローティングゲートの高抵抗によって電圧降下が激しく発生し、素子の集積度が高くなるにつれて、ドレイン選択ライン（ＤＳＬ０、ＤＳＬ１、．．．）及びソース選択ライン（ＳＳＬ１、ＳＳＬ２、．．．）からコントロール１０６及びフローティングゲート１０４間の誘電体膜１０５を除去するための工程のマージンを確保することが難しくて全体工程の難易度が高くなるという問題点が発生する。
【０００８】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するために、その目的は、フローティングゲート、誘電体膜及びコントロールゲートの積層構造からなるセレクトラインでコントロールゲートの縁部に第１突出部が形成されるようにコントロールゲートをパターニングし、自己整列エッチング工程によってフローティングゲートを形成するが、一端が第１突出部に重なる第２突出部がフローティングゲートの縁部に形成されるようにフローティングゲートをパターニングした後、コンタクトプラグと金属配線によって第１及び第２突出部を電気的に連結して抵抗の低いコントロールゲートとフローティングゲートに同一の電圧が印加されるようにすることにより、電圧降下の発生を最小化して電気的特性を向上させ、フローティングゲートとコントロールゲートとを電気的に連結するための誘電体膜の除去工程を省略して工程段階を単純化することが可能なＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法は、素子分離膜が形成された半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、ビットライン方向に１次パターニングする段階と、全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を形成する段階と、ドレイン選択ライン領域間の素子分離領域上のシリサイド層及び第２ポリシリコン層の縁部に第１突出部が備えられるようにシリサイド層及び第２ポリシリコン層を２次パターニングする段階と、ドレイン選択ライン領域間の素子分離領域上の第１ポリシリコン層の縁部に一端が第１突出部と重なる第２突出部が備えられるように誘電体膜及び第１ポリシリコン層を３次パターニングしてドレインセレクトラインを形成する段階と、全体上部に層間絶縁膜を形成した後、第１及び第２突出部が開放されるコンタクトホールを形成する段階と、コンタクトホールを伝導性物質で埋め込んでコンタクトプラグを形成し、層間絶縁膜の上部には、第１及び第２突出部上に形成されたコンタクトプラグを連結する金属配線を形成する段階とを含むことを特徴とする。
【００１０】
前記において、２次パターニング工程の際、セル領域ではワードラインを形成するために、シリサイド層及び第２ポリシリコン層のパターニングが行われることを特徴とする。
【００１１】
３次パターニング工程は、第１ポリシリコン層の縁部に第２突出部が備えられるように第２突出部上にエッチングマスクを形成した状態で行われることを特徴とし、３次パターニング工程の際、セル領域ではワードラインを形成するために自己整列エッチングが行われて誘電体膜及び第１ポリシリコン層のパターニングがなされることを特徴とする。
【００１２】
３次パターニングを行った後、層間絶縁膜を形成する前に、ドレインセレクトラインの側壁に絶縁膜スペーサを形成する段階をさらに含むことを特徴とする。
【００１３】
コンタクトホール及びコンタクトプラグ形成の際、セル領域の活性領域にもビットラインと活性領域とを連結するためのコンタクトホール及びコンタクトプラグが形成されることを特徴とする。
【００１４】
本発明の他の実施例に係るＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法は、素子分離膜が形成された半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、ビットライン方向に１次パターニングする段階と、全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を形成する段階と、コントロールゲートマスクを用いたエッチング工程によってシリサイド層及び第２ポリシリコン層を２次パターニングする段階と、全体上部に層間絶縁膜を形成した後、第１及び第２ポリシリコン層の所定の領域がそれぞれ開放されるコンタクトホールを形成する段階と、コンタクトホールを伝導性物質で埋め込んでコンタクトプラグを形成し、層間絶縁膜の上部には、第１及び第２突出部上に形成されたコンタクトプラグを連結する金属配線を形成する段階とを含むことを特徴とする。
【００１５】
前記において、２次パターニング工程の際、セル領域ではワードラインを形成するためにシリサイド層及び第２ポリシリコン層のパターニングがなされることを特徴とする。
【００１６】
２次パターニングを実施し層間絶縁膜を形成する前に、自己整列エッチング工程によってセル領域の誘電体膜及び第１ポリシリコン層を３次パターニングする段階をさらに含むことを特徴とし、ソースセレクトラインの側壁に絶縁膜スペーサを形成する段階をさらに含むことを特徴とする。
【００１７】
コンタクトホール及びコンタクトプラグ形成の際、セル領域の活性領域にもビットラインと活性領域とを連結するためのコンタクトホール及びコンタクトプラグが形成されることを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施例を説明する。本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【００１９】
図４は本発明に係るＮＡＮＤ型フラッシュメモリアレイのレイアウト図である。図４を参照すると、本発明に係るＮＡＮＤ型フラッシュメモリブロックＢ４００は、活性領域ＡＣＴと垂直の方向に形成されたドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、．．．）、第１〜第ｎワードラインＷＬ〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）と、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、．．．）、第１〜第ｎワードラインＷＬ〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）間の活性領域ＡＣＴに形成された不純物領域と、ドレイン選択ラインＤＳＬ１と活性領域ＡＣＴとが交差する部分に形成されたドレイン選択トランジスタＴｄと、ソース選択ラインＳＳＬ１と活性領域ＡＣＴとが交差する部分に形成された接地選択トランジスタＴｓと、第１〜第ｎワードラインＷＬ１〜ＷＬｎと活性領域ＡＣＴとが交差する部分に形成されたフラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎとからなる。
【００２０】
この際、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）において、第１及び第２コンタクトプラグ４１０ａ及び４１０ｂと金属配線４１１によってドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）のコントロールゲートとフローティングゲートとが電気的に連結される。
【００２１】
より詳細に説明すると、フローティングゲート、誘電体膜及びコントロールゲートの積層構造からなるドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）において、コントロールゲートの縁部に第１突出部４００ａが形成されるようにコントロールゲートをパターニングし、自己整列エッチング工程によってフローティングゲートを形成するが、一端が第１突出部４００ａに重なる第２突出部４００ｂがフローティングゲートの縁部に形成されるようにフローティングゲートをパターニングした後、コンタクトプラグ４１０ａ及び４１０ｂと金属配線４１１によって第１突出部４００ａと第２突出部４００ｂとを電気的に連結し、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）に印加された電圧が抵抗の低いコントロールゲートと抵抗の高いフローティングゲートとに同時に印加されないようにする。
【００２２】
次に、図５、図６、図７及び図８を参照して、本発明に係るセレクトラインの形成方法を説明する。
【００２３】
図５ａ〜図５ｃ及び図６ａ〜図６ｃは図４のＣ−Ｃ’線に沿った断面図である。図７ａ〜図７ｃ及び図８ａ〜図８ｃは図４のＤ−Ｄ’線に沿った断面図である。
【００２４】
図４、図５ａ及び図７ａに示すように、半導体基板４０１の所定の分離領域に素子分離膜４０２を形成し、素子が形成されるべき活性領域ＡＣＴを定義する。
【００２５】
図４、図５ｂ及び図７ｂに示すように、全体上部にトンネル酸化膜４０３及びフローティングゲート用第１ポリシリコン層４０４を順次形成する。その後、図示してはいないが、フローティングゲートを形成するための１次パターニング工程により、第１ポリシリコン層４０４及びトンネル酸化膜４０３が素子分離膜４０２の上部で隔離されるようにワードラインと垂直の方向に第１ポリシリコン層４０４及びトンネル酸化膜４０３をパターニングする。
【００２６】
図４、図５ｃ及び図７ｃに示すように、全体上部に誘電体膜４０５、コントロールゲート用第２ポリシリコン層４０６及びシリサイド層４０７を順次形成する。
【００２７】
図４、図６ａ及び図８ａに示すように、コントロールゲートマスクを用いたエッチング工程により、シリサイド層４０７及び第２ポリシリコン層４０６をパターニングする。この際、２つのドレイン選択ラインＤＳＬ０及びＤＳＬ１間の素子分離領域上のシリサイド層４０７及び第２ポリシリコン層４０６の縁部に第１突出部４００ａが形成されるように、シリサイド層４０７及び第２ポリシリコン層４０６をパターニングする。また、エッチング工程を行う前に、パターニング特性を向上させるために、シリサイド層４０７の上部にハードマスク（図示せず）及び反射防止膜（図示せず）を形成した後、エッチング工程を行う。
【００２８】
一方、シリサイド層４０７及び第２ポリシリコン層４０６は、誘電体膜４０５をエッチング停止層として用いるエッチング工程によりパターニングされるが、シリサイド層４０７及び第２ポリシリコン層４０６のパターニング後には、誘電体膜４０５をさらにパターニングすることもできる。
【００２９】
図４、図６ｂ及び図８ｂに示すように、自己整列エッチング（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｅｔｃｈ；ＳＡＥ）工程によって下部の誘電体膜４０５及び第１ポリシリコン層４０４をパターニングする。この際、２つのドレイン選択ラインＤＳＬ０及びＤＳＬ１間の素子分離領域上の第１ポリシリコン層４０４の縁部に、一端が第１突出部４００ａに重なる第２突出部４００ｂが形成されるように、エッチングマスク（図示せず）を形成した後、誘電体膜４０５及び第１ポリシリコン層４０４をパターニングする。
【００３０】
これにより、シリサイド層４０７及び第２ポリシリコン層４０６の縁部には第１突出部４００ａが形成され、第１ポリシリコン層４０４の縁部には一端が第１突出部４００ａに重なる第２突出部４００ｂを有するドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）が形成され、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）と活性領域ＡＣＴとが重なる領域にはドレインセレクトトランジスタＴｄが製造される。一方、セル領域には、トンネル酸化膜及び第１ポリシリコン層からなるフローティングゲートと、誘電体膜、第２ポリシリコン層及びシリサイド層からなるコントロールゲートとが積層されたワードラインＷＬ１〜ＷＬｎが形成され、ワードランＷＬ１〜ＷＬｎと活性領域ＡＣＴとが重なる領域にはフラッシュメモリセルＣｅｌｌ１〜Ｃｅｌｌｎが製造される。
【００３１】
その後、図示してはいないが、イオン注入工程を行ってドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）、ワードラインＷＬ１〜ＷＬｎ及びソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）間の活性領域ＡＣＴに不純物領域を形成する。不純物領域はドレインセレクトトランジスタＴｄのドレイン又はソースセレクトトランジスタＴｓのソースの役割を果たす。
【００３２】
図４、図６ｃ及び図８ｃに示すように、各ワードライン（ＤＳＬ０、ＤＳＬ１、…、ＷＬ１〜ＷＬｎ、ＳＳＬ１、ＳＳＬ２、…）の側壁に絶縁膜スペーサ４０８を形成した後、全体上部に層間絶縁膜４０９を形成する。その後、活性領域の所定の部分と第１及び第２突出部４００ａ及び４００ｂが開放されるコンタクトホールを形成する。活性領域の所定の部分が開放されるコンタクトホール（図示せず）は、活性領域ＡＣＴとビットライン（図示せず）とを電気的に連結するために形成され、第１及び第２突出部４００ａ及び４００ｂが開放されるコンタクトホールは第１突出部４００ａと第２突出部４００ｂとを電気的に連結するために形成される。
【００３３】
コンタクトホールが形成されると、コンタクトホールを伝導性物質で埋め込んでコンタクトプラグ４１０ａ及び４１０ｂを形成する。その後、層間絶縁膜４０９の上部には、ビットライン（便宜上、図示せず）を形成するために金属層形成工程及びパターニング工程を行う過程で、第１突出部４００ａの上部に形成された第１コンタクトプラグ４１０ａと第２突出部４００ｂの上部に形成された第２コンタクトプラグ４１０ｂとが電気的に連結されるように、第１コンタクトプラグ４１０ａと第２コンタクトプラグ４１０ｂとを連結する金属配線４１１を共に形成する。
【００３４】
これにより、シリサイド層４０７及び第２ポリシリコン層４０６の第１突出部４００ａと第１ポリシリコン層４０４の第２突出部４００ｂとが、第１及び第２コンタクトプラグ（４１０ａ及び４１０ｂ）及び金属配線４１１を介して電気的に連結される。すなわち、ドレイン選択ライン（ＤＳＬ０、ＤＳＬ１、…）のコントロールゲートとフローティングゲートとが第１及び第２突出部４００ａ及び４００ｂ、第１及び第２コンタクトプラグ４１０ａ及び４１０ｂ及び金属配線４１１を介して電気的に連結される。これにより、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）に印加された電圧が抵抗の低いコントロールゲートと抵抗の高いフローティングゲートとに同時に印加されて電圧降下が発生することを最小化するとともに、ドレインセレクトトランジスタＴｄが正常的に動作できるようにする。
【００３５】
一方、図示してはいないが、前記ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）を形成する方法を用いてソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）を形成することもできる。この際、ドレインセレクトライン（ＤＳＬ０、ＤＳＬ１、…）の場合には互いに独立して動作しなければならないので、フローティングゲートとしての第１ポリシリコン層が互いに隔離されなければならない。ところが、ソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）の場合には、同時に共に動作しても構わないので、ソースセレクトラインＳＳＬ１及びＳＳＬ２のフローティングゲートの縁部に突出部が備えられるようにフローティングゲートを形成せず、隣接したソースセレクトライン（ＳＳＬ１、ＳＳＬ２、…）のフローティングゲートが互いに連結されるようにソースセレクトライン（ＳＳＬ１及びＳＳＬ２）を形成することもできる。また、ソースセレクトライン（ＳＳＬ１及びＳＳＬ２）のコントロールゲートにも突出部を形成せず、ソースセレクトライン（ＳＳＬ１及びＳＳＬ２）の間に残留するコントロールゲートとフローティングゲートの上部にそれぞれコンタクトプラグを形成した後、金属配線を形成してコントロールゲートとフローティングゲートとを電気的に連結することもでき、コントロールゲートが互いに連結されるように形成することもできる。
【００３６】
【発明の効果】
上述したように、本発明は、セレクトラインのフローティングゲート及びコントロールゲートにそれぞれ突出部を形成し、コンタクトプラグと金属配線によって突出部を連結して抵抗の大きいフローティングゲート及び抵抗の低いコントロールゲートとを電気的に連結することにより、セレクトラインに印加される電圧がコントロールゲートとフローティングゲートに共に印加されて電圧の降下量が減少し、フローティングゲートとコントロールゲートとを電気的に連結するための誘電体膜の除去工程が略されるため、素子の電気的特性を向上させ且つ工程段階を単純化することができる。
【図面の簡単な説明】
【図１】一般的なＮＡＮＤ型フラッシュメモリアレイのレイアウト図である。
【図２】図１のＡ−Ａ’線に沿った断面図である。
【図３】図１のＢ−Ｂ’線に沿った断面図である。
【図４】本発明に係るＮＡＮＤ型フラッシュメモリアレイのレイアウト図である。
【図５】図４のＣ−Ｃ’線に沿った断面図である。
【図６】図４のＣ−Ｃ’線に沿った断面図である。
【図７】図４のＤ−Ｄ’線に沿った断面図である。
【図８】図４のＤ−Ｄ’線に沿った断面図である。
【符号の説明】
ＡＣＴ 活性領域
Ｂ１００、Ｂ４００ ブロック
ＤＳＬ０、ＤＳＬ１ ドレインセレクトライン
Ｔｄ ドレインセレクトトランジスタ
ＳＳＬ１、ＳＳＬ２ ソースセレクトライン
Ｔｓ ソースセレクトランジスタ
ＷＬ１〜ＷＬｎ ワードライン
Ｃｅｌｌ１〜Ｃｅｌｌｎ フラッシュメモリセル
ＦＧＩ フローティングゲート隔離パターン
１０１、４０１ 半導体基板
１０２、４０２ 素子分離膜
１０３、４０３ トンネル酸化膜
１０４ フローティングゲート
１０５、４０５ 誘電体膜
１０６ コントロールゲート
１０７ 不純物領域
１０７ｄ ドレイン
１０７ｃ ソース
４０４ 第１ポリシリコン層
４００ｂ 第１ポリシリコン層の突出部
４０６ 第２ポリシリコン層
４０７ シリサイド層
４００ａ シリサイド層及び第２ポリシリコン層の突出部
４０８ 絶縁膜スペーサ
４０９ 層間絶縁膜
４１０ａ、４１０ｂ コンタクトプラグ
４１１ 金属配線
Claims (11)
- 素子分離膜が形成された半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、ビットライン方向に１次パターニングする段階と、
全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を形成する段階と、ドレイン選択ライン領域間の前記素子分離領域上の前記シリサイド層及び前記第２ポリシリコン層の縁部に第１突出部が備えられるように、前記シリサイド層及び前記第２ポリシリコン層を２次パターニングする段階と、
前記ドレイン選択ライン領域間の素子分離領域上の前記第１ポリシリコン層の縁部に一端が前記第１突出部に重なる第２突出部が備えられるように、前記誘電体膜及び前記第１ポリシリコン層を３次パターニングしてドレインセレクトラインを形成する段階と、
全体上部に層間絶縁膜を形成した後、前記第１及び第２突出部が開放されるコンタクトホールを形成する段階と、
前記コンタクトホールを伝導性物質で埋め込んでコンタクトプラグを形成し、前記層間絶縁膜の上部には、前記第１及び第２突出部上に形成されたコンタクトプラグを連結する金属配線を形成する段階とを含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。 - 前記２次パターニング工程の際、セル領域では、ワードラインを形成するために、シリサイド層及び第２ポリシリコン層のパターニングが行われることを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。
- 前記３次パターニング工程は、前記第１ポリシリコン層の縁部に前記第２突出部が備えられるように、前記第２突出部上にエッチングマスクを形成した状態で行われることを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。
- 前記３次パターニング工程の際、セル領域では、ワードラインを形成するために、自己整列エッチングが行われて誘電体膜及び第１ポリシリコン層のパターニングが行われることを特徴とする請求項１又は３記載のＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。
- 前記３次パターニングを行った後、前記層間絶縁膜を形成する前に、前記ドレインセレクトラインの側壁に絶縁膜スペーサを形成する段階をさらに含むことを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。
- 前記コンタクトホール及び前記コンタクトプラグ形成の際、セル領域の活性領域にもビットラインと前記活性領域とを連結するためのコンタクトホール及びコンタクトプラグが形成されることを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。
- 素子分離膜が形成された半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、ビットライン方向に１次パターニングする段階と、
全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を形成する段階と、コントロールゲートマスクを用いたエッチング工程によって前記シリサイド層及び前記第２ポリシリコン層を２次パターニングする段階と、
全体上部に層間絶縁膜を形成した後、前記第１及び第２ポリシリコン層の所定の領域がそれぞれ開放されるコンタクトホールを形成する段階と、
前記コンタクトホールを伝導性物質で埋め込んでコンタクトプラグを形成し、前記層間絶縁膜の上部には、前記第１及び第２突出部上に形成されたコンタクトプラグを連結する金属配線を形成する段階とを含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。 - 前記２次パターニング工程の際、セル領域では、ワードラインを形成するためにシリサイド層及び第２ポリシリコン層のパターニングが行われることを特徴とする請求項７記載のＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。
- 前記２次パターニングを実施し層間絶縁膜を形成する前に、自己整列エッチング工程によってセル領域の誘電体膜及び第１ポリシリコン層を３次パターニングする段階をさらに含むことを特徴とする請求項７又は８記載のＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。
- 前記２次パターニングを実施した後層間絶縁膜を形成する前に、前記ソースセレクトラインの側壁に絶縁膜スペーサを形成する段階をさらに含むことを特徴とする請求項７記載のＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。
- 前記コンタクトホール及び前記コンタクトプラグ形成の際、セル領域の活性領域にもビットラインと前記活性領域とを連結するためのコンタクトホール及びコンタクトプラグが形成されることを特徴とする請求項７記載のＮＡＮＤ型フラッシュメモリ素子のセレクトライン形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040466A KR100483588B1 (ko) | 2002-07-11 | 2002-07-11 | 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004048007A true JP2004048007A (ja) | 2004-02-12 |
| JP4443152B2 JP4443152B2 (ja) | 2010-03-31 |
Family
ID=30439299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003191714A Expired - Fee Related JP4443152B2 (ja) | 2002-07-11 | 2003-07-04 | Ｎａｎｄ型フラッシュメモリ素子のセレクトライン形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6777294B2 (ja) |
| JP (1) | JP4443152B2 (ja) |
| KR (1) | KR100483588B1 (ja) |
| TW (1) | TWI239076B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437466B1 (ko) * | 2001-12-27 | 2004-06-23 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| AP1899A (en) * | 2003-08-08 | 2008-10-10 | Biovail Lab Int Srl | Modified-release tablet of bupropion hydrochloride |
| KR100538075B1 (ko) * | 2003-09-01 | 2005-12-20 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US6861697B1 (en) | 2004-03-10 | 2005-03-01 | Micron Technology, Inc. | Interconnecting conductive layers of memory devices |
| US6951790B1 (en) * | 2004-03-24 | 2005-10-04 | Micron Technology, Inc. | Method of forming select lines for NAND memory devices |
| KR100635924B1 (ko) | 2004-11-17 | 2006-10-18 | 삼성전자주식회사 | 플래시 메모리 장치의 동작 방법 |
| KR100624962B1 (ko) * | 2005-07-04 | 2006-09-15 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100798267B1 (ko) * | 2006-09-22 | 2008-01-24 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
| JP2009010011A (ja) * | 2007-06-26 | 2009-01-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2015060895A (ja) * | 2013-09-17 | 2015-03-30 | 株式会社東芝 | 半導体装置 |
| US9911665B2 (en) * | 2014-12-30 | 2018-03-06 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits, methods of forming the same, and methods of determining gate dielectric layer electrical thickness in integrated circuits |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10209405A (ja) * | 1996-11-20 | 1998-08-07 | Sony Corp | 半導体不揮発性記憶装置 |
| JP3540579B2 (ja) * | 1997-11-07 | 2004-07-07 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP3279263B2 (ja) * | 1998-09-04 | 2002-04-30 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP3175705B2 (ja) * | 1998-09-18 | 2001-06-11 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP3662137B2 (ja) * | 1999-03-12 | 2005-06-22 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| FR2803096B1 (fr) * | 1999-12-28 | 2002-04-12 | St Microelectronics Sa | Circuit integre comprenant des transistors haute tension et logiques et des cellules eprom |
| KR100356773B1 (ko) * | 2000-02-11 | 2002-10-18 | 삼성전자 주식회사 | 플래쉬 메모리 장치 및 그 형성 방법 |
| KR100373855B1 (ko) * | 2001-01-20 | 2003-02-26 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 형성방법 |
| KR20020065113A (ko) * | 2001-02-05 | 2002-08-13 | 삼성전자 주식회사 | 낸드형 플레시 메모리 제조방법 |
-
2002
- 2002-07-11 KR KR10-2002-0040466A patent/KR100483588B1/ko active IP Right Grant
-
2003
- 2003-07-01 TW TW092117971A patent/TWI239076B/zh not_active IP Right Cessation
- 2003-07-04 JP JP2003191714A patent/JP4443152B2/ja not_active Expired - Fee Related
- 2003-07-10 US US10/616,715 patent/US6777294B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6777294B2 (en) | 2004-08-17 |
| TW200416963A (en) | 2004-09-01 |
| US20040014286A1 (en) | 2004-01-22 |
| KR100483588B1 (ko) | 2005-04-18 |
| TWI239076B (en) | 2005-09-01 |
| JP4443152B2 (ja) | 2010-03-31 |
| KR20040007867A (ko) | 2004-01-28 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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