JP2004274062A - 選択トランジスタを有するeeprom及びその製造方法 - Google Patents
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Abstract
【解決手段】この素子は、半導体基板上に互いに離隔されて配置されたセルゲートパターンWLn及び選択ゲートパターンGSL,SSLを有する。セルゲートパターンWLnは半導体基板上に順次に積層されたトンネル酸化膜58a、浮遊ゲート60f、第1ゲート層間誘電膜62a,64a及び制御ゲート電極68aで構成され、選択ゲートパターンGSL,SSLは前記半導体基板上に順次に積層されたゲート酸化膜58b、下部ゲートパターン60b、第2ゲート層間誘電膜62b,64b及び上部ゲートパターン68bで構成される。第2ゲート層間誘電膜62b,64bの幅は前記選択ゲートパターンGSL,SSLの幅より狭く、選択ゲートパターンの一側壁から中心を向いて側方に延長されて上部ゲートパターン68b及び下部ゲートパターン60bの間の一部分に介在される。
【選択図】図7(B)
Description
54 第1活性領域
GSL 接地選択ライン
SSL 列選択ライン
WL ワードライン
CSL 共通ソースライン
60a 第1導電膜パターン
60b 下部ゲートパターン
60f 浮遊ゲート
62a 第1ゲート層間誘電膜
62b 第2ゲート層間誘電膜
68a 制御ゲート電極
68b 上部ゲートパターン
70a 第1ハードマスクパターン
70b 第2ハードマスクパターン
78 ビットラインプラグ
Claims (13)
- 半導体基板上に互いに離隔されて配置されたメモリゲートパターン及び選択ゲートパターンを含み、
前記メモリゲートパータンは前記半導体基板上に順次に積層されたトンネル酸化膜、浮遊ゲート、第1ゲート層間誘電膜及び制御ゲート電極を含み、
前記選択ゲートパターンは前記半導体基板上に順次に積層されたゲート酸化膜、下部ゲートパターン、第2ゲート層間誘電膜及び上部ゲートパターンを含み、
前記第2ゲート層間誘電膜の幅は前記選択ゲートパターンの幅より狭く、前記選択ゲートパターンの一側壁から中心を向いて側方に延長されて前記上部ゲートパターン及び前記下部ゲートパターンの間の一部分に介在されることを特徴とする不揮発性記憶素子。 - 前記メモリゲートパターン及び前記選択ゲートパターンは各々前記第1ゲート層間誘電膜及び前記第2ゲート層間誘電膜上に形成されたマスク導電膜をさらに含むことを特徴とする請求項1に記載の不揮発性記憶素子。
- 前記上部ゲートパターン及び前記下部ゲートパターンは電気的に接続されることを特徴とする請求項1に記載の不揮発性記憶素子。
- 半導体基板上に配置されて複数個の平行な活性領域を画定する素子分離膜と、
前記活性領域の。0上部を互いに平行に横切り、各々順次に積層された下部ゲートパターン、第2ゲート層間誘電膜及び上部ゲートパターンを含む一対の選択ラインと、
前記一対の選択ラインの間に配置されて前記活性領域の上部を互いに平行に横切り、各々順次に積層された浮遊ゲートパターン、第1ゲート層間誘電膜及び制御ゲート電極を含む複数本のワードラインとを含み、
前記第2ゲート層間誘電膜は前記各選択ラインの幅より狭く、前記選択ラインの一側壁から中心を向いて側方に延長されて、前記上部ゲートパターン及び前記下部ゲートパターンの間の一部分に介在されることを特徴とする不揮発性記憶素子。 - 前記浮遊ゲートパターンは前記ワードラインの下部の前記各活性領域上に形成され、
前記下部ゲートパターンは前記上部ゲートパターンの下部に配置され、前記活性領域の上部を横切ることを特徴とする請求項4に記載の不揮発性記憶素子。 - 前記第2ゲート層間誘電膜は、
前記活性領域の上部を横切ることを特徴とする請求項4に記載の不揮発性記憶素子。 - 前記第1ゲート層間誘電膜と前記制御ゲート電極との間、および前記第2ゲート層間誘電膜と前記上部ゲートパターンとの間に各々介在されたマスク導電膜をさらに含むことを特徴とする請求項4に記載の不揮発性記憶素子。
- 前記第1ゲート層間誘電膜及び前記第2ゲート層間誘電膜は各々シリコン酸化膜より高い誘電常数を有する少なくとも一層の誘電膜を含むことを特徴とする請求項4に記載の不揮発性記憶素子。
- 前記素子分離膜により画定された第2活性領域と、
前記第2活性領域の上部を横切る周辺回路ゲートパターンとをさらに含み、
前記周辺回路ゲートパターンは、
順次に積層されて電気的に互いに接続された下部導電膜パターン及び上部導電膜パターンを含むことを特徴とする請求項4に記載の不揮発性記憶素子。 - 半導体基板に素子分離膜を形成して複数個の平行な活性領域を画定する段階と、
前記活性領域上に第1導電膜パターンを形成する段階と、
前記第1導電膜パターンが形成された基板上にコンフォーマルなゲート層間誘電膜を形成する段階と、
前記ゲート層間誘電膜をパターニングして前記活性領域の上部を横切るオープニングを形成する段階と、
前記オープニングが形成された基板の全面に第2導電膜を形成する段階と、
前記第2導電膜、前記ゲート層間誘電膜及び前記第1導電膜パターンを順次にパターニングして、前記活性領域の上部を横切るワードラインと、前記オープニングに一部重畳して前記オープニングと平行に前記活性領域の上部を横切る選択ラインを形成する段階とを含むことを特徴とする不揮発性記憶素子の製造方法。 - 前記ゲート層間誘電膜上にマスク導電膜をコンフォーマルに形成する段階をさらに含み、前記オープニングは前記マスク導電膜及び前記ゲート層間誘電膜を順次にパターニングして形成することを特徴とする請求項10に記載の不揮発性記憶素子の製造方法。
- 前記ワードライン及び前記選択ラインを形成する段階は、
前記ゲート層間誘電膜をエッチング阻止膜として使用して前記第2導電膜及び前記オープニングに露出した前記第1導電膜パターンをパターニングして、前記活性領域の上部を横切る制御ゲート電極と、この制御ゲート電極と隣接して前記活性領域の上部を横切る上部ゲートパターンを形成する段階と、
前記ゲート層間誘電膜及び前記第1導電膜をパターニングして前記制御ゲート電極及び前記上部ゲートパターンの下部に各々整列された浮遊ゲート及び下部ゲートパターンを形成する段階とを含むことを特徴とする請求項10に記載の不揮発性記憶素子の製造方法。 - セル領域及び周辺領域が定義された半導体基板に素子分離膜を形成して、前記セル領域に複数個の平行な第1活性領域を画定し、前記周辺領域に第2活性領域を画定する段階と、
前記半導体基板上に第1導電膜を形成する段階と、
前記セル領域の前記第1導電膜をパターニングして前記第1活性領域上に第1導電膜パターンを形成する段階と、
前記第1導電膜パターンが形成された基板上にコンフォーマルなゲート層間誘電膜を形成する段階と、
前記ゲート層間誘電膜をパターニングして前記第1活性領域の上部を横切るオープニングを形成すると同時に前記周辺領域の第1導電膜を露出させる段階と、
前記オープニングが形成された基板の全面に第2導電膜を形成する段階と、
前記第2導電膜、前記ゲート層間誘電膜、前記第1導電膜パターン及び前記周辺領域の前記第1導電膜を順次にパターニングして、前記第1活性領域の上部を横切るワードラインと、前記オープニングに一部重畳して前記オープニングと平行に前記第1活性領域の上部を横切る選択ラインと、前記第2活性領域の上部を横切る周辺回路ゲートパターンを形成する段階とを含むことを特徴とする不揮発性記憶素子の製造方法。
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