CN1534789A - 非易失性存储器件及其制造方法 - Google Patents

非易失性存储器件及其制造方法 Download PDF

Info

Publication number
CN1534789A
CN1534789A CNA2004100430716A CN200410043071A CN1534789A CN 1534789 A CN1534789 A CN 1534789A CN A2004100430716 A CNA2004100430716 A CN A2004100430716A CN 200410043071 A CN200410043071 A CN 200410043071A CN 1534789 A CN1534789 A CN 1534789A
Authority
CN
China
Prior art keywords
grid
dielectric
active area
semiconductor memory
nonvolatile semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100430716A
Other languages
English (en)
Other versions
CN100403542C (zh
Inventor
朴奎灿
申光植
张成男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1534789A publication Critical patent/CN1534789A/zh
Application granted granted Critical
Publication of CN100403542C publication Critical patent/CN100403542C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor

Abstract

本发明公开了一种非易失性存储器件及其制造方法。非易失性存储器件包括栅线，该栅线包括栅极电介质层、底部栅极图形、栅间电介质以及顶部栅极图形，它们都是顺序叠置的。该栅间电介质的宽度比该底部栅极图形的宽度窄。

Description

非易失性存储器件及其制造方法
本申请要求以2003年3月10日提交的韩国专利申请No.2003-0014853为优先权，其内容在此结合全部作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种非易失性存储器件及其制造方法。
背景技术
非易失性存储器件，例如电可擦可编程只读存储器(EEPROM)，是一种能够通过运用电压而被擦除和再编程的只读存储器(ROM)。EEPROM的典型的例子是快闪存储器件和浮置栅极隧道氧化物(FLOTOX)存储器件。FLOTOX存储器件使用了存储单元，这些存储单元包括两个晶体管，即一个存储晶体管和一个选择晶体管。该快闪存储器件的单元阵列可以分为NAND型单元阵列和NOR型单元阵列。在NAND型单元阵列中，单元串平行地排列在单元阵列区域中。该单元串包括多个存储单元，它们都是串联的。该NAND型单元阵列的单元串包括位于其两端部的该选择晶体管。当该FLOTOX存储单元的选择晶体管选择该存储单元时，该NAND型快闪存储单元的选择晶体管选择所述串单元。
参见图1，在传统的NAND型快闪存储器件中，器件隔离层2形成于半导体衬底10上。该器件隔离层2定义了该衬底10中的多个有源区4。将串选择线(string selection line)(SSL)、接地选择线(GSL)以及多条字线(WL)配置为和该有源区4交叉。串选择线(SSL)、接地选择线(GSL)以及多条字线(WL)构成了一个存储单元组(memory cell unit)(即块(block))。该NAND型单元阵列包括多个这样的存储单元组。相邻的存储单元组都是对称排列的。共源线(common source line)(CSL)配置在这些接地选择线(GSL)之间。该共源线(CSL)电连接于该有源区4。一位线插塞(plug)44配置在串选择线(SSL)之间的每一个有源区4上。
字线(WL)包括一控制栅极电极49和一浮置栅极32。该控制栅极电极49延伸横过该有源区4，并且该浮置栅极32介于该控制栅极电极49和每一个有源区4之间。该接地选择线(GSL)和该串选择线(SSL)包括一个底部栅极图形(pattern)24和一个顶部栅极图形30，它们都顺序地叠置(stack)。该字线(WL)包括一栅间电介质。该栅间电介质使该控制栅极电极49和浮置栅极32电绝缘。相反，该顶部栅极图形30和该底部栅极图形24相互电连接。在美国专利No.4780431和No.6221717中公开了这种用于电连接顶部栅极图形30和底部栅极图形24的方法，其内容在此结合作为参考。
参见图2，该器件隔离层4形成于半导体衬底10之上，从而定义该有源区2。在该半导体衬底10上形成一栅极绝缘层和一第一导电层。构图(pattern)该第一导电层来形成一第一导电图形14。该栅间电介质16和一个遮蔽层(mask layer)18顺序地形成于包括该第一导电图形14的半导体衬底10上。该遮蔽层18和该栅间电介质16被顺序地构图来形成一个开口(opening)20，该开口20使该第一导电图形14露出。尽管没有示出，但该开口20横穿过该有源区2。该开口20置于区域(S)的中央，在该区域将形成一选择线(SL)(图3)。
参见图3，一第二导电层形成于该遮蔽导电层18上，该遮蔽导电层18包括该开口20。第二导电层、遮蔽导电层18、栅间电介质16以及第一导电图形14被顺序地构图从而形成该字线(WL)和该选择线(SL)。字线(WL)包括该浮置栅极34、第一栅间电介质36、第一遮蔽导电层38以及该控制栅极电极40。该选择线(SL)包括底部栅极图形24、第二栅间电介质26、第二遮蔽导电层28以及顶部栅极图形30。该浮置栅极34和该控制栅极电极40是电绝缘的，而该底部栅极图形24和该顶部栅极图形30通过该开口20彼此电连接。开口20的宽度可以是选择线宽度(L)的一半。在这种情况下，开口20和选择线(SL)所允许的对准偏差(misalignment)是L/4。
参见图4，当开口20或选择线(SL)未对准时，该开口20的一部分46就会位于选择线区域(S)之外。
参见图5，形成第二导电层。然后，利用该栅间电介质作为蚀刻终止层来构图该第二导电层和该遮蔽导电层，从而形成该控制栅极电极40、该顶部栅极图形30，以及该第一和第二遮蔽导电层38和28。在这种情况下，移除该第一导电图形14从而将放在该选择线区域(S)之外的开口区域46中的栅极绝缘层12露出。
参见图6，构图该栅间电介质16和第一导电图形14从而形成该浮置栅极34、该底部栅极图形24以及第一和第二栅间电介质36和26。在这种情况下，开口区域20的衬底就会由于蚀刻而被破坏。更糟糕的是，该选择线(SL)的邻接处会形成一个缺口48。
发明内容
在本发明的一个实施例中，一种半导体器件包括彼此分开且布置在一半导体衬底上的一存储栅极图形和一选择栅极图形。该存储栅极图形包括一隧道电介质层、一浮置栅极、一第一栅间电介质以及一控制栅极电极，它们是顺序叠置的。该选择栅极图形包括一栅极电介质层、一底部栅极图形、一第二栅间电介质以及一顶部栅极图形。该第二栅间电介质的宽度比该底部栅极图形的宽度窄。
根据本发明的一个方面，提供一种非易失性存储器件，包括：一器件隔离层，布置在一半导体衬底上，从而限定多个有源区；选择线，延伸横过所述有源区，所述选择线均包括顺序叠置的一底部栅极图形、一第二栅间电介质以及一顶部栅极图形；以及多条字线，布置在所述选择线之间从而延伸横过该有源区，且包括顺序叠置的一浮置栅极图形、一第一栅间电介质以及一控制栅极电极，其中该第二栅间电介质的宽度比各条选择线的宽度窄。
根据本发明的一个方面，提供一种制造非易失性存储器件的方法，该方法包括：在一半导体衬底上形成一器件隔离层，从而限定多个有源区；在该多个有源区上形成一第一导电层；构图该第一导电层，从而在该有源区上形成一第一导电图形；在该第一导电图形上形成一绝缘层；构图该绝缘层，从而形成贯穿其延伸的开口，该开口使该第一导电图形的一部分露了出来；在该图案化的绝缘层上和该第一导电图形的通过该开口露出的部分上形成一第二导电层；以及顺序构图该第二导电层、该图案化的绝缘层以及该第一导电图形，从而形成一底部栅极图形、一栅间电介质以及一顶部栅极图形，其中该栅间电介质的宽度比该底部栅极图形的宽度窄，并且其中该第二栅间电介质从该选择栅极图形的一个侧壁向其大约中央处延伸。
根据本发明的一个方面，提供一种制造非易失性存储器件的方法，该方法包括：在半导体衬底上形成器件隔离层来定义单元区域和周边区域，并在该单元区域中定义多个第一有源区并且在该周边区域中定义一第二有源区；在该半导体衬底上形成一第一导电层；在该单元区域中构图该第一导电层，从而在该第一有源区上形成一第一导电图形；在该第一导电图形上形成一绝缘层；构图该绝缘层从而形成横过该第一有源区的开口，同时露出该第一导电层的在该周边区域中的部分；形成覆盖该绝缘层的一第二导电层；以及顺序地构图该第二导电层、该绝缘层以及该第一导电图形，从而形成字线、选择线以及周边电路栅极图形，其中该字线横穿过该第一有源区，并且其中该选择线部分地与该开口相重叠，从而延伸横过该第一有源区，该选择线平行于该开口延伸，并且其中该周边电路栅极图形横穿过该第二有源区。
根据本发明的一个方面，提供一种非易失性存储器件，包括：半导体衬底；栅线，形成于该衬底之上，该栅线包括：栅极电介质层、底部栅极图形、栅间电介质以及顶部栅极图形，它们顺序叠置在该衬底上，其中该栅间电介质的宽度比该底部栅极图形的宽度窄，并且其中该栅间电介质从该底部栅极图形的一个侧壁向其大致中央处延伸。
附图说明
通过结合附图更详细地描述本发明的优选实施例，本发明的以上方面和优点将变得更加明显，其中：
图1是平面图，示出一种传统NAND快闪存储器的单元阵列；
图2和图3是沿图1的线I-I截取的横剖面图，说明用于制造传统EEPROM的方法；
图4至6是横剖面图，说明传统EEPROM的问题；
图7A是NAND快闪存储器的EEPROM单元阵列的一部分的平面图，用于说明按照本发明优选实施例的EEPROM；
图7B是沿图7A的线II-II截取的NAND快闪存储器的EEPROM单元阵列的横剖面图；
图7C是示出周边电路晶体管的横剖面图，用于说明按照本发明优选实施例的EEPROM；
图7D是沿图7C的线II-II截取的周边电路晶体管的横剖面图；
图8A至12A是示出单元阵列的一部分的横剖面图，用于说明按照本发明优选实施例的EEPROM的制造方法；
图8B至12B分别是沿图8A至12A的IV-IV截取的横剖面图；
图8C至12C是周边电路晶体管的横剖面图，用于说明按照本发明优选实施例的EEPROM的制造方法；以及
图8D至12D分别是沿图8C至12C的线V-V截取的横剖面图。
具体实施方式
下面将详细参照本发明的优选实施方式，其实施例在附图中进行了说明。然而，本发明并不限于在此之后说明的实施例，并且更确切地，此处引入了这些实施例从而给出了本发明的范围和精神的容易而完整的理解。为清楚起见，在附图中，层和区域的厚度都被夸大了。还可理解，当一个层被称作是在另一个层或衬底“之上”的时候，它可以是直接在其它的层或衬底之上，或者也可以出现中间层。全部说明中，同样的附图标记指同样的元件。
参见图7A和图7B，诸如EEPROM的非易失性存储器件的单元阵列包括器件隔离层52，其在半导体衬底50中定义了多个第一有源区54。接地选择线(GSL)和串选择线(SSL)延伸横过该第一有源区54。多条平行的字线(WL)排列在该接地选择线(GSL)和该串选择线(SSL)之间从而延伸横过该第一有源区54。存储单元组包括该接地选择线(GSL)、该串选择线(SSL)以及排列其间的字线(WL)。该单元阵列包括多个存储单元组。相邻的存储单元组相对于彼此对称布置。共源线(CSL)排列在相邻的接地选择线(GSL)之间。位线插塞78与邻接的串选择线(SSL)之间的第一有源区54相连接。该共源线(CSL)布置为平行于该字线(WL)和该选择线(SSL)。结果，该共源线(CSL)横穿过该第一有源区54。该第一有源区54平行地电连接于共源线(CSL)。
字线(WL)包括控制栅极电极68a和浮置栅极60f。该控制栅极电极68a横穿过第一有源区54，并且该浮置栅极60f布置在第一有源区54和控制栅极电极68a之间。第一栅间电介质62a布置在该浮置栅极60f和该控制栅极电极68a之间，从而使得该浮置栅极60f与该控制栅极电极68a彼此电绝缘。该第一栅间电介质62a与该控制栅极电极68a对准从而延伸横过该第一有源区54。
该接地选择线(GSL)和该串选择线(SSL)每个都包括顶部栅极图形68b和底部栅极图形60b。该顶部和底部栅极图形68b和60b延伸横过该第一有源区54。第二栅间电介质62b布置在该顶部和底部栅极图形68b和60b之间。该第二栅间电介质62b从各选择线的一侧壁延伸到其大约中心的位置。因为第二栅间电介质62b的宽度比各选择线的宽度窄，所以该顶部和底部栅极图形68b和60b能够彼此电连接。
硬掩模图形(hard mask pattern)70a和第二硬掩模图形70b还可以分别形成于该控制栅极电极68a和该顶部栅极图形68b上。此外，第一遮蔽导电层64a和第二遮蔽导电层64b又可以分别形成于该第一栅间电介质62a和该第二栅间电介质62b上。
层间绝缘层74覆盖在形成于该半导体衬底10上的字线(WL)、接地选择线(GSL)和串选择线(SSL)之上。该共源线(CSL)和该位线插塞78可以形成于该层间绝缘层74之中。
诸如隧道氧化物层58a的隧道电介质层布置在浮置栅极60f和第一有源区54之间。诸如栅氧化物层58b的栅极电介质层布置在底部栅极图形60b和第一有源区54之间。
参见图7C和图7D，器件隔离层52形成于EEPROM的周边电路区域之中，从而定义了第二有源区56。周边栅极电极(peripheral gate electrode)80c延伸横过该有源区56。该周边栅极电极80c(图7D)包括底部导电图形60c和顶部导电图形68c，它们顺序地叠置。硬掩模图形70c还可以形成于该顶部导电图形68c之上。该底部导电图形60c可以用与浮置栅极60f和底部栅极图形60b相同的材料来形成。该顶部导电图形68c可以用与控制栅极电极68a和顶部栅极图形68b相同的材料来形成。还有，该硬掩模图形70c可以用与第一和第二硬掩模图形70a和70b相同的材料来形成。栅极绝缘层58布置在该底部导电图形60c和该第二有源区56之间。还有，该层间绝缘层74形成于该周边电路区域之中。插塞84形成于该周边电路栅极电极82的两侧。该插塞84与该层间绝缘层74中的第二有源区56相连接。还有，该栅极插塞82与该周边电路栅极电极80c相连接。
参见图8A-8D，该器件隔离层52形成于该半导体衬底50之上，从而定义了单元阵列区域中的多个第一有源区54。在该周边电路区域中定义了该第二有源区56。该栅极绝缘层58形成于该第一和第二有源区54和56之上。第一导电层60形成于包括该第一和第二有源区54和56的半导体衬底10之上。构图该第一导电层60从而形成该第一有源区54之上的第一导电图形60a。该第一导电图形60a具有两部分，即一部分是与该第一有源区54平行的，而另一部分是与该第一有源区54交叉的。该导电图形60a的交叉部分覆盖了该衬底50的包含该选择线区域(SL)的部分，其中形成该串选择线(SSL)和该接地选择线(GSL)。周边电路区域的第一导电层60可以留下而不如上所述那样构图。
优选地，绝缘层62保形地(conformally)形成于包括该第一导电图形60a的半导体衬底50之上。该遮蔽导电层64可以进一步形成于该绝缘层62之上。该绝缘层62可以用具有高介电常数的材料来形成，这种材料例如是氧化物-氮化物-氧化物层(ONO)或者金属氧化物层。优选地，该绝缘层62的介电常数比硅氧化物层的高。优选的是，利用例如多晶硅层，形成该遮蔽导电层(mask conductive layer)至约100埃和约200埃之间的厚度。该遮蔽导电层64保护该绝缘层62。
参见图9A、9B、9C和9D，构图该遮蔽导电层64和该绝缘层62，从而形成在其上贯通延伸的开口66。开口66使第一导电图形60a的一部分露了出来，并且横穿过第一有源区54。开口66形成为与一对彼此相邻的选择线区域(SL)交叠。换言之，优选的是，开口66的两侧的边界位于该选择线区域的中央。在这种情况下，该周边电路区域的遮蔽导电层64和该绝缘层62被移除了，从而露出第一导电层60。
参见图10A、10B、10C以及10D，在图案化的绝缘层62上和在第一导电图形60a的通过开口66露出的部分上形成第二导电层68。该第二导电层68可以包括多晶硅。还有，具有低阻抗的金属硅化物层可以进一步形成于该多晶硅层之上。还有，硬掩模层70又可以形成于该第二导电层68之上。
参见图11A、11B、11C以及11D，光致抗蚀剂(photoresist)图形形成于该半导体衬底50之上。该光致抗蚀剂图形定义了周边栅极电极、字线以及选择线。硬掩模层70、第二导电层68、遮蔽导电层64、该单元区域的第一导电图形60a以及该周边电路区域的第一导电层60利用该光致抗蚀剂图形作为蚀刻掩模顺序地构图。结果，形成了该顶部栅极图形68b和多个平行的控制栅极电极68a，它们延伸横过第一有源区54。在这种情况下，该绝缘层62就用作了蚀刻终止层。因此，开口66中的第一导电图形60a被蚀刻成与顶部栅极图形68b的侧壁对齐。结果，在控制栅极电极68a下面形成第一遮蔽图形64a，在顶部栅极图形68b下面形成第二遮蔽图形64b。该顶部栅极图形68b部分地与第一导电图形60a相接触。
在本发明的一个实施例中，第一有源区54和第二有源区56在第一导电层60和第一导电图形60a的蚀刻过程中由栅极绝缘层58保护。第一硬掩模图形70a和第二硬掩模图形70b分别形成于控制栅极电极68a和顶部栅极图形68b之上。
参见图12A、12B、12C以及12D，形成光致抗蚀剂图形72。该光致抗蚀剂图形72覆盖周边电路区域以及顶部栅极图形68b之间的间隙区域。还有，该光致抗蚀剂图形72覆盖该顶部栅极图形68b的一部分。利用该光致抗蚀剂图形72作为蚀刻掩模，构图绝缘层62和第一导电图形60a，从而形成第一栅间电介质62a和该浮置栅极60f、以及该第二栅间电介质62b和该底部栅极图形60b。第一栅间电介质62a和浮置栅极60f与控制栅极电极68a对准。第二栅间电介质62b和底部栅极图形60b与顶部栅极图形68b对准。NAND型单元阵列的字线包括浮置图形60f、第一栅间电介质62a以及控制栅极电极68a。另外，接地选择线(GSL)和串选择线(SSL)包括底部栅极图形60b、第二栅间电介质62b以及顶部栅极图形68b。
该浮置栅极图形在第一有源区54上彼此分离。第一栅间电介质62a与控制栅极电极68a对准，从而延伸横过第一有源区54。浮置栅极图形60f在器件隔离层52上延伸。底部栅极图形60b与顶部栅极图形68b对准，从而延伸横过第一有源区54。第二栅间电介质62b横穿过第一有源区54。然而，第二栅间电介质62b的宽度比顶部栅极图形68b的宽度窄。换言之，如果开口66的侧壁设置在该选择线的中央，那么第二栅间电介质的宽度是该顶部栅极图形68b的宽度的约一半。第二栅间电介质62b具有一侧壁，该侧壁与顶部栅极图形68b的侧壁对齐，并且在横向上向着顶部栅极图形68b的大约中央延伸。
如之前的实施例中提到的，本发明可以应用于NAND型快闪存储器件。还有，本发明还可应用于FLOTOX EEPROM，例如具有存储晶体管和选择晶体管的FLOTOX EEPROM。这可以概括如下：本发明的字线可以等效于FLOTOX EEPROM的存储晶体管的栅极电极。本发明的选择线可以等效于FLOTOX EEPROM的选择晶体管的栅线(gate line)。
按照本发明的一个实施例，采用包括在选择线中的部分移除的栅间电介质，就能够将底部栅极图形和顶部栅极图形进行电连接。可以移除预定区域上的栅间电介质。预定区域的两个边界分别与与之相邻的两条选择线交叠。结果，栅间电介质的宽度比选择线的宽度窄，并且栅间电介质的一个侧壁与选择线(SL)的一个侧壁对准。
按照现有技术，当顶部栅极图形和底部栅极图形的接触宽度是选择线(SL)的一半时，如图3所示，所允许的对准偏差可以是L/4。然而，如图12B所示，按照本发明的一个实施例，所允许的对准偏差可以是L/2。因此，当顶部栅极图形和底部栅极图形具有相同的接触尺寸时，所允许的对准就增加了。例如，如果在按照本发明的制造过程中误差是L/4，顶部栅极图形和底部栅极图形的接触尺寸就会增加，从而提高信号传输速度。
本领域技术人员很清楚，可以在本发明中作多种修改和变化。这样，就意味着本发明覆盖了在后附的权利要求及其等同物的范围中将要提供的本发明的修改和变化。

Claims (18)

1.一种非易失性存储器件，包括：
彼此隔开且布置在一半导体衬底上的一存储栅极图形和一选择栅极图形，该存储栅极图形包括：
顺序叠置的一隧道电介质层、一浮置栅极、一第一栅间电介质以及一控制栅极电极，
该选择栅极图形包括顺序叠置的一栅极电介质层、一底部栅极图形、一第二栅间电介质以及一顶部栅极图形，
其中，该第二栅间电介质的宽度比该底部栅极图形的宽度窄，并且其中，该第二栅间电介质从该选择栅极图形的一个侧壁向其大约中央处延伸。
2.如权利要求1的非易失性存储器件，其中该控制栅极图形和该顶部栅极图形还包括一遮蔽导电层，并且其中该遮蔽导电层形成于该第一和第二栅间电介质上。
3.如权利要求1的非易失性存储器件，其中该顶部栅极图形电连接于该底部栅极图形。
4.一种非易失性存储器件，包括：
一器件隔离层，布置在一半导体衬底上，从而限定多个有源区；
选择线，延伸横过所述有源区，所述选择线均包括顺序叠置的一底部栅极图形、一第二栅间电介质以及一顶部栅极图形；以及
多条字线，布置在所述选择线之间从而延伸横过该有源区，且包括顺序叠置的一浮置栅极图形、一第一栅间电介质以及一控制栅极电极，
其中该第二栅间电介质的宽度比各条选择线的宽度窄。
5.如权利要求4的非易失性存储器件，其中该第二栅间电介质从该选择线的一个侧壁延伸至该选择线的约中央处。
6.如权利要求4的非易失性存储器件，其中该浮置栅极图形介于各个有源区和该字线之间，并且其中该底部栅极图形置于该顶部栅极图形之下，从而延伸横过该有源区。
7.如权利要求4的非易失性存储器件，其中该第二栅间电介质横穿过该有源区。
8.如权利要求4的非易失性存储器件，还包括：
一遮蔽导电层，布置在该第二栅间电介质与该顶部栅极图形之间；以及该第一栅间电介质与该控制栅极电极之间。
9.如权利要求4的非易失性存储器件，其中该第一和第二栅间电介质包括至少一个单独的电介质层，该电介质层具有比氧化硅层高的介电常数。
10.如权利要求4的非易失性存储器件，还包括：
由该器件隔离层限定的一第二有源区；以及
一周边栅极图形，其横穿该第二有源区，
其中，该周边栅极图形包括一底部导电图形和一顶部导电图形，其顺序叠置，从而彼此电连接。
11.一种制造非易失性存储器件的方法，该方法包括：
在一半导体衬底上形成一器件隔离层，从而限定多个有源区；
在该多个有源区上形成一第一导电层；
构图该第一导电层，从而在该有源区上形成一第一导电图形；
在该第一导电图形上形成一绝缘层；
构图该绝缘层，从而形成贯穿其延伸的开口，该开口使该第一导电图形的一部分露了出来；
在该图案化的绝缘层上和该第一导电图形的通过该开口露出的部分上形成一第二导电层；以及
顺序构图该第二导电层、该图案化的绝缘层以及该第一导电图形，从而形成一底部栅极图形、一栅间电介质以及一顶部栅极图形，其中该栅间电介质的宽度比该底部栅极图形的宽度窄，并且其中该第二栅间电介质从该选择栅极图形的一个侧壁向其大约中央处延伸。
12.如权利要求11的非易失性存储器件的制造，其中该栅极图形部分地与该开口相重叠，从而延伸横过该有源区，该栅极图形平行于该开口延伸。
13.如权利要求11的非易失性存储器件的制造，其中该顶部栅极图形电连接于该底部栅极图形。
14.如权利要求11的制造非易失性存储器件的方法，还包括在该绝缘层上形成一遮蔽导电层，其中该开口是通过顺序地构图该遮蔽导电层和该绝缘层而形成的。
15.如权利要求14的制造非易失性存储器件的方法，其中顺序地构图该第二导电层、该图案化的绝缘层、以及该第一导电图形包括：
利用该绝缘层作为蚀刻终止层，构图该第一导电图形，从而形成控制栅极电极和该顶部栅极图形；以及
构图该绝缘层和该第一导电图形，从而形成浮置栅极和该底部栅极图形。
16.如权利要求14的制造非易失性存储器件的方法，其中该浮置栅极和该底部栅极图形分别与该控制栅极电极和该顶部栅极图形对齐。
17.一种制造非易失性存储器件的方法，该方法包括：
在半导体衬底上形成器件隔离层来限定单元区域和周边区域，并在该单元区域中限定多个第一有源区并且在该周边区域中限定一第二有源区；
在该半导体衬底上形成一第一导电层；
在该单元区域中构图该第一导电层，从而在该第一有源区上形成一第一导电图形；
在该第一导电图形上形成一绝缘层；
构图该绝缘层从而形成横过该第一有源区的开口，同时露出该第一导电层的在该周边区域中的部分；
形成覆盖该绝缘层的一第二导电层；以及
顺序地构图该第二导电层、该绝缘层以及该第一导电图形，从而形成字线、选择线以及周边电路栅极图形，
其中该字线横穿过该第一有源区，并且
其中该选择线部分地与该开口相重叠，从而延伸横过该第一有源区，该选择线平行于该开口延伸，并且
其中该周边电路栅极图形横穿过该第二有源区。
18.一种非易失性存储器件，包括：
半导体衬底；
栅线，形成于该衬底之上，该栅线包括：
栅极电介质层、底部栅极图形、栅间电介质以及顶部栅极图形，它们顺序叠置在该衬底上，
其中该栅间电介质的宽度比该底部栅极图形的宽度窄，并且其中该栅间电介质从该底部栅极图形的一个侧壁向其大致中央处延伸。
CNB2004100430716A 2003-03-10 2004-03-10 非易失性存储器件及其制造方法 Expired - Fee Related CN100403542C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2003-0014853A KR100487560B1 (ko) 2003-03-10 2003-03-10 선택 트랜지스터를 갖는 이이피롬 및 그 제조방법
KR14853/03 2003-03-10
KR14853/2003 2003-03-10

Publications (2)

Publication Number Publication Date
CN1534789A true CN1534789A (zh) 2004-10-06
CN100403542C CN100403542C (zh) 2008-07-16

Family

ID=36584505

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100430716A Expired - Fee Related CN100403542C (zh) 2003-03-10 2004-03-10 非易失性存储器件及其制造方法

Country Status (4)

Country Link
US (2) US7061044B2 (zh)
JP (1) JP4959116B2 (zh)
KR (1) KR100487560B1 (zh)
CN (1) CN100403542C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452362C (zh) * 2006-02-14 2009-01-14 力晶半导体股份有限公司 非易失存储器及其制造方法
CN100461376C (zh) * 2006-02-14 2009-02-11 力晶半导体股份有限公司 非易失存储器的制造方法
CN101728361B (zh) * 2008-10-21 2011-05-25 旺宏电子股份有限公司 一种半导体元件结构
CN1956171B (zh) * 2005-10-24 2012-03-28 三星电子株式会社 形成非易失性存储器件的方法及由此形成的器件

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
US8421143B2 (en) 2000-09-26 2013-04-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having element isolating region of trench type
JP4377676B2 (ja) * 2003-12-24 2009-12-02 株式会社東芝 半導体装置およびその製造方法
KR100650817B1 (ko) * 2004-04-19 2006-11-27 에스티마이크로일렉트로닉스 엔.브이. 난드형 플래쉬 메모리 소자 및 그 제조 방법
US7348236B2 (en) * 2004-06-28 2008-03-25 Micron Technology, Inc. Formation of memory cells and select gates of NAND memory arrays
KR100655285B1 (ko) * 2004-11-04 2006-12-08 삼성전자주식회사 적층 게이트를 가지는 반도체 소자 및 그 제조방법
US7283392B2 (en) 2005-04-26 2007-10-16 Samsung Electronics Co., Ltd. NAND flash memory device and methods of its formation and operation
KR100805053B1 (ko) * 2005-05-23 2008-02-20 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100697286B1 (ko) * 2005-05-31 2007-03-20 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR100799029B1 (ko) * 2005-07-26 2008-01-28 주식회사 하이닉스반도체 자기 정렬 플로팅 게이트를 갖는 플래쉬 메모리 소자의제조방법
JP4664813B2 (ja) * 2005-12-21 2011-04-06 株式会社東芝 半導体記憶装置
KR100782488B1 (ko) 2006-08-24 2007-12-05 삼성전자주식회사 매립 배선들을 갖는 반도체소자 및 그 제조방법
KR100822803B1 (ko) * 2006-10-20 2008-04-18 삼성전자주식회사 비휘발성 기억 장치 및 그 제조 방법
KR100806344B1 (ko) * 2006-10-20 2008-03-03 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
KR100882741B1 (ko) * 2007-05-16 2009-02-09 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법 및 불휘발성 메모리장치
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
KR101426845B1 (ko) * 2007-12-05 2014-08-14 삼성전자주식회사 공통 소스를 포함하는 비휘발성 기억 소자
TWI409958B (zh) * 2008-11-03 2013-09-21 Macronix Int Co Ltd 一種半導體元件結構
US8169827B2 (en) * 2009-02-20 2012-05-01 Hynix Semiconductor Inc. NAND flash memory string apparatus and methods of operation thereof
JP2012204591A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 膜形成方法および不揮発性記憶装置
TWI493713B (zh) * 2012-10-22 2015-07-21 Macronix Int Co Ltd 半導體結構與其製造方法
US9397209B2 (en) 2012-10-22 2016-07-19 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of forming a large pattern and a plurality of fine gate lines located between the large patterns

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1196997B (it) 1986-07-25 1988-11-25 Sgs Microelettronica Spa Processo per realizzare strutture includenti celle di memoria non volatili e2prom con strati di silicio autoallineate transistori associati
JPH07183411A (ja) * 1993-11-09 1995-07-21 Sony Corp 積層ゲート型不揮発性半導体記憶装置
US5894146A (en) * 1995-02-28 1999-04-13 Sgs-Thomson Microelectronics, S.R.L. EEPROM memory cells matrix with double polysilicon level and relating manufacturing process
US6159800A (en) * 1997-04-11 2000-12-12 Programmable Silicon Solutions Method of forming a memory cell
IT1302282B1 (it) 1998-09-29 2000-09-05 St Microelectronics Srl Cella di memoria eeprom comprendente transistore di selezione contensione di soglia regolata mediante impianto, e relativo processo di
JP3878361B2 (ja) * 1999-06-29 2007-02-07 株式会社東芝 半導体記憶装置及びその製造方法
US6218689B1 (en) * 1999-08-06 2001-04-17 Advanced Micro Devices, Inc. Method for providing a dopant level for polysilicon for flash memory devices
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
US6541324B1 (en) * 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1956171B (zh) * 2005-10-24 2012-03-28 三星电子株式会社 形成非易失性存储器件的方法及由此形成的器件
CN100452362C (zh) * 2006-02-14 2009-01-14 力晶半导体股份有限公司 非易失存储器及其制造方法
CN100461376C (zh) * 2006-02-14 2009-02-11 力晶半导体股份有限公司 非易失存储器的制造方法
CN101728361B (zh) * 2008-10-21 2011-05-25 旺宏电子股份有限公司 一种半导体元件结构
US8390049B2 (en) 2008-10-21 2013-03-05 Macronix International Co., Ltd. Structure of semiconductor device

Also Published As

Publication number Publication date
US7061044B2 (en) 2006-06-13
KR20040080019A (ko) 2004-09-18
KR100487560B1 (ko) 2005-05-03
JP4959116B2 (ja) 2012-06-20
CN100403542C (zh) 2008-07-16
US20060128070A1 (en) 2006-06-15
JP2004274062A (ja) 2004-09-30
US7344944B2 (en) 2008-03-18
US20040178456A1 (en) 2004-09-16

Similar Documents

Publication Publication Date Title
CN100403542C (zh) 非易失性存储器件及其制造方法
JP5148829B2 (ja) 不揮発性メモリ素子及びその製造方法
US7476928B2 (en) Flash memory devices and methods of fabricating the same
US7388249B2 (en) Semiconductor device having self-aligned gate pattern
KR100399363B1 (ko) 반도체 장치 및 그 형성 방법
KR100323140B1 (ko) 낸드형 플래쉬 메모리소자 및 그 제조방법
US8193058B2 (en) Method of manufacturing semiconductor device
US20080303115A1 (en) Semiconductor memory device and method of fabricating the same
CN1901200A (zh) 非易失存储器及其制造方法
KR100277888B1 (ko) 플래쉬메모리및그의제조방법
US20090035907A1 (en) Method of forming stacked gate structure for semiconductor memory
KR100996321B1 (ko) 낸드형 비휘발성 반도체 메모리 소자 및 그 제조방법
KR100517560B1 (ko) 선택트랜지스터를 갖는 이이피롬 소자 및 그 제조방법
US20100176433A1 (en) Semiconductor device and method of manufacturing the same
KR100655285B1 (ko) 적층 게이트를 가지는 반도체 소자 및 그 제조방법
US7736953B2 (en) Semiconductor memory and method of fabricating the same
CN101241898B (zh) 半导体器件及其制造方法
EP1058304B1 (en) Method for autoaligning overlapped lines of conductor material provided in integrated electronic circuits
CN1286164C (zh) 具有自行对准接触窗的存储器元件的制造方法及结构
US20110049602A1 (en) Non-volatile memory semiconductor device and manufacturing method thereof
CN113725224A (zh) 半导体器件
KR20220170038A (ko) 선택 게이트를 포함하는 비휘발성 메모리 소자 및 그 제조방법
CN1501491A (zh) 多晶硅自行对准接触插塞与多晶硅共享源极线及制作方法
JP2009302308A (ja) 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080716

Termination date: 20100310