CN113725224A - 半导体器件 - Google Patents

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CN113725224A CN202110143111.8A CN202110143111A CN113725224A CN 113725224 A CN113725224 A CN 113725224A CN 202110143111 A CN202110143111 A CN 202110143111A CN 113725224 A CN113725224 A CN 113725224A
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申乂苑
尹在璇
李昇埈
李钟旻
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Abstract

一种半导体器件包括设置在衬底上的堆叠结构。该堆叠结构包括在与第一方向和第二方向交叉的第三方向上交替堆叠的多个绝缘层和多个电极层。多个沟道结构在第三方向上延伸穿过堆叠结构。第一布线组包括设置在堆叠结构上的多个第一水平布线，所述多个第一水平布线在第一方向上排列并在第二方向上延伸。第二布线组包括设置在堆叠结构上的多个第二水平布线，所述多个第二水平布线在第一方向上排列并在第二方向上延伸。所述多个第一水平布线和所述多个第二水平布线中的每个连接到所述多个沟道结构中的对应一个。第一线识别部设置在第一布线组与第二布线组之间。

Description

半导体器件
技术领域
本发明构思涉及包括线识别部的半导体器件。
背景技术
具有高集成度的半导体器件可以在衬底上包括处于同一高度的彼此平行的多个布线。布线数量的增加使得难以检查选自所述多个布线之中的一个布线的位置。例如，难以准确地识别选自彼此平行的多个位线之中的一个位线的位置。
发明内容
本发明构思的示例性实施方式提供了半导体器件，该半导体器件提供了彼此平行的多个布线之中的每个布线的位置的相对容易的识别。
根据本发明构思的示例性实施方式的一种半导体器件可以包括设置在衬底上的堆叠结构。该堆叠结构包括多个绝缘层和多个电极层。多个沟道结构延伸穿过堆叠结构。第一布线组包括设置在堆叠结构上的多个第一水平布线。所述多个第一水平布线在第一方向上排列并在与第一方向交叉的第二方向上延伸。所述多个第一水平布线中的每个连接到所述多个沟道结构中的对应一个。第二布线组包括设置在堆叠结构上的多个第二水平布线。所述多个第二水平布线在第一方向上排列并在第二方向上延伸。所述多个第二水平布线中的每个连接到所述多个沟道结构中的对应一个。第一线识别部设置在第一布线组与第二布线组之间。所述多个绝缘层和所述多个电极层在与第一方向和第二方向交叉的第三方向上交替地堆叠。所述多个沟道结构中的每个在第三方向上延伸。
根据本发明构思的示例性实施方式的一种半导体器件可以包括第一布线组，该第一布线组包括设置在衬底上的多个第一水平布线。所述多个第一水平布线在第一方向上排列并在与第一方向交叉的第二方向上延伸。第二布线组包括设置在衬底上的多个第二水平布线。所述多个第二水平布线在第一方向上排列并在第二方向上延伸。线识别部设置在第一布线组与第二布线组之间。线识别部位于重叠区域中，该重叠区域设置在所述多个第一水平布线之中最靠近该线识别部的一个第一水平布线与所述多个第二水平布线之中最靠近该线识别部的一个第二水平布线之间。
根据本发明构思的示例性实施方式的一种半导体器件可以包括设置在衬底上的源极线。包括多个绝缘层和多个电极层的堆叠结构设置在源极线上。多个沟道结构穿过堆叠结构并接触源极线。第一布线组包括设置在堆叠结构上的多个第一水平布线。所述多个第一水平布线在第一方向上排列并在与第一方向交叉的第二方向上延伸。所述多个第一水平布线中的每个连接到所述多个沟道结构中的对应一个。第二布线组包括设置在堆叠结构上的多个第二水平布线。所述多个第二水平布线在第一方向上排列并在第二方向上延伸。所述多个第二水平布线中的每个连接到所述多个沟道结构中的对应一个。第一线识别部设置在第一布线组与第二布线组之间。第三布线组包括设置在衬底上的多个第三水平布线。所述多个第三水平布线在第二方向上排列并在第一方向上延伸。所述多个第三水平布线中的每个连接到所述多个电极层中的对应一个。第四布线组包括设置在衬底上的多个第四水平布线。所述多个第四水平布线在第二方向上排列并在第一方向上延伸。所述多个第四水平布线中的每个连接到所述多个电极层中的对应一个。所述多个绝缘层和所述多个电极层在与第一方向和第二方向交叉的第三方向上交替地堆叠。所述多个沟道结构中的每个在第三方向上延伸。
附图说明
图1是根据本发明构思的示例性实施方式的半导体器件的示意图，示出了图2的部分8。
图2是根据本发明构思的示例性实施方式的半导体器件的示意图。
图3至图8是示出根据本发明构思的示例性实施方式的图1的一些元件的俯视图。
图9是根据本发明构思的示例性实施方式的半导体器件的沿着图1的线1-1'截取的剖视图。
图10是根据本发明构思的示例性实施方式的半导体器件的沿着图1的线2-2'截取的剖视图。
图11至图13是示出根据本发明构思的示例性实施方式的图9的半导体器件的一些元件的局部视图。
图14至图16是分别示出根据本发明构思的示例性实施方式的图9的半导体器件的部分36至部分38的放大图。
图17和图18是根据本发明构思的示例性实施方式的半导体器件的剖视图。
图19和图20是根据本发明构思的示例性实施方式的半导体器件的示意图。
具体实施方式
图1和图2是用于描述根据本发明构思的示例性实施方式的半导体器件的示意图。图1可以是详细示出图2的部分8的放大图。图3至图8是示出图1的一些元件的俯视图。图9是用于描述根据本发明构思的示例性实施方式的半导体器件的沿着图1的线1-1'截取的剖视图，图10是沿着图1的线2-2'截取的剖视图。图11至图13是示出图9的一些元件的局部视图。图14至图16是分别示出图9的部分36至部分38的放大图。图17是用于描述根据本发明构思的示例性实施方式的半导体器件的沿着图1的线3-3'截取的剖视图，图18是沿着图1的线4-4'截取的剖视图。根据本发明构思的示例性实施方式的半导体器件可以包括三维(3D)闪存，诸如垂直NAND(VNAND)闪存。
参照图1，根据本发明构思的示例性实施方式的半导体器件可以包括页缓冲器202、列解码器204、行解码器304、包括多个第一水平布线B1的第一布线组211、包括多个第二水平布线B2的第二布线组212、多个第一线识别部255、包括多个第三水平布线X3的第三布线组313、包括多个第四水平布线X4的第四布线组314以及多个第二线识别部356。在示例性实施方式中，多个第一线识别部255和多个第二线识别部356中的每个可以对应于计数图案或辨别物。多个第一水平布线B1和多个第二水平布线B2中的每个可以对应于位线。例如，在示例性实施方式中，多个第一线识别部255中的每个可以是位线计数图案。
多个第一水平布线B1和多个第二水平布线B2可以彼此平行地设置。多个第一水平布线B1和多个第二水平布线B2可以在第一方向D1上排列(例如，间隔开)，并且可以均在与第一方向D1交叉的第二方向D2上延伸。如图1的示例性实施方式所示，第二方向D2可以垂直于第一方向D1。然而，本发明构思的示例性实施方式不限于此，第二方向D2可以以各种不同的角度与第一方向D1交叉。
在示例性实施方式中，多个第一水平布线Bl和多个第二水平布线B2中的每个可以具有基本相同的宽度(例如，在第一方向D1上的长度)。在示例性实施方式中，第一布线组211可以包括在约2至约10,000的范围内的数量的第一水平布线B1。例如，第一布线组211可以包括约2,000个第一水平布线B1。第二布线组212可以包括在约2至约10,000的范围内的数量的第二水平布线B2。例如，第二布线组212可以包括约2,000个第二水平布线B2。
选自多个第一线识别部255之中的一个第一线识别部255可以(例如，在第一方向D1上)设置在第一布线组211与第二布线组212之间。例如，选自多个第一线识别部255之中的一个第一线识别部255可以(例如，在第一方向D1上)设置在多个第一水平布线B1与多个第二水平布线B2之间。选自多个第一线识别部255之中的一个第一线识别部255可以设置在第一重叠区域中，该第一重叠区域设置在多个第一水平布线B1之中最靠近所述一个第一线识别部255的一个第一水平布线B1与多个第二水平布线B2之中最靠近所述一个第一线识别部255的一个第二水平布线B2之间。在示例性实施方式中，选自多个第一线识别部255之中的一个第一线识别部255可以仅位于第一重叠区域中，并且可以不突出到第一重叠区域之外。
第一布线组211和第二布线组212可以在第二方向D2上与页缓冲器202相邻设置。页缓冲器202可以在第二方向D2上与列解码器204相邻设置。多个第一水平布线B1和多个第二水平布线B2中的每个可以连接到页缓冲器202。如图1的示例性实施方式所示，多个第一线识别部255可以不连接到页缓冲器202。
第一布线组211和第二布线组212可以在第一方向D1上与第三布线组313和第四布线组314相邻设置。多个第三水平布线X3和多个第四水平布线X4可以彼此平行地设置。多个第三水平布线X3和多个第四水平布线X4可以在第二方向D2上排列(例如，间隔开)。多个第三水平布线X3和多个第四水平布线X4中的每个可以在第一方向D1上延伸。在示例性实施方式中，多个第三水平布线X3和多个第四水平布线X4中的每个可以具有基本相同的宽度(例如，在第二方向D2上的长度)。
选自多个第二线识别部356之中的一个第二线识别部356可以(例如，在第二方向D2上)设置在第三布线组313与第四布线组314之间。例如，选自多个第二线识别部356之中的一个第二线识别部356可以(例如，在第二方向D2上)设置在多个第三水平布线X3与多个第四水平布线X4之间。选自多个第二线识别部356之中的一个第二线识别部356可以设置在第二重叠区域中，该第二重叠区域在多个第三水平布线X3之中最靠近所述一个第二线识别部356的一个第三水平布线X3与多个第四水平布线X4之中最靠近所述一个第二线识别部356的一个第四水平布线X4之间。在示例性实施方式中，选自多个第二线识别部356之中的一个第二线识别部356可以仅位于第二重叠区域中，并且可以不突出到第二重叠区域之外。
第三布线组313和第四布线组314可以在第一方向D1上与行解码器304相邻设置。多个第三水平布线X3和多个第四水平布线X4中的每个可以连接到行解码器304。多个第二线识别部356可以不连接到行解码器304。
参照图2，根据本发明构思的示例性实施方式的半导体器件可以包括存储单元阵列100、页缓冲器202、列解码器204和行解码器304。如图1的示例性实施方式所示，第一布线组211、第二布线组212、第三布线组313和第四布线组314可以设置在存储单元阵列100中。
如图1-2的示例性实施方式所示，存储单元阵列100可以在第一方向Dl上与行解码器304相邻设置。存储单元阵列100可以在第二方向D2上与列解码器204相邻设置。页缓冲器202可以(例如，在第二方向D2上)设置在存储单元阵列100与列解码器204之间。在示例性实施方式中，列解码器204可以对应于Y解码器。页缓冲器202可以包括多个感测放大器。行解码器304可以对应于X解码器或字线解码器。
参照图3至图8的示例性实施方式，多个第一线识别部255和多个第二线识别部356中的每个可以具有如图3所示的条形状、如图4所示的包括多个块的形状、如图5所示的包括条形状和多个空的空间的组合的形状、如图6和图7所示的包括在其间具有用于连接的连接部分的多个块的形状、如图8所示的链形状、或诸如其组合的各种大小和形状。
参照图9，根据本发明构思的示例性实施方式的半导体器件可以包括衬底51、下水平布线71、连接电极层73、支撑部75、堆叠结构85、多个沟道结构99、第一上绝缘层103、第二上绝缘层105、第三上绝缘层106、多个位插塞(bit plug)107、多个第一水平布线B1、多个第二水平布线B2和多个第一线识别部255。堆叠结构85可以包括交替且重复地堆叠的多个电极层81和多个绝缘层83。
多个电极层81和多个绝缘层83可以在与第一方向D1和第二方向D2交叉的第三方向D3上交替地堆叠。例如，如图9的示例性实施方式所示，第三方向D3可以垂直于第一方向D1和第二方向D2，并且可以是衬底51的厚度方向。多个沟道结构99中的每个可以在第三方向D3上延伸。多个第一水平布线B1和多个第二水平布线B2中的每个可以经由多个位插塞107连接到多个沟道结构99中的对应沟道结构的至少一个。多个第一线识别部255可以不电连接到多个沟道结构99。例如，如图9的示例性实施方式所示，半导体器件不包括(例如，在第三方向D3上)设置在多个第一线识别部255与多个沟道结构99之间的任何位插塞107。多个第一线识别部255可以与多个沟道结构99绝缘。第一上绝缘层103和第二上绝缘层105可以(例如，在第三方向D3上)设置在多个第一线识别部255与多个沟道结构99之间。
在示例性实施方式中，多个第一水平布线B1可以具有第一节距Pl。多个第一水平布线B1中的每个可以具有基本相同的第一水平宽度W1(例如，在第一方向D1上的长度)。多个第一水平布线B1之间的间隔(例如，相邻的第一水平布线B1在第一方向D1上彼此间隔开的长度)可以是第一间隔D11。第一节距P1可以等于第一水平宽度W1和第一间隔D11之和。多个第二水平布线B2可以具有第二节距P2。多个第二水平布线B2中的每个可以具有基本相同的第二水平宽度W2(例如，在第一方向D1上的长度)。多个第二水平布线B2之间的间隔(例如，相邻的第二水平布线B2在第一方向D1上彼此间隔开的长度)可以是第二间隔D22。第二节距P2可以等于第二水平宽度W2和第二间隔D22之和。在示例性实施方式中，第二水平宽度W2可以与第一水平宽度W1基本相同。第二节距P2可以与第一节距P1基本相同。然而，本发明构思的示例性实施方式不限于此。
多个第一线识别部255可以设置在与多个第一水平布线B1和多个第二水平布线B2基本相同的高度(例如，在第三方向D3上距衬底51的上表面的距离)处。在示例性实施方式中，多个第一线识别部255、多个第一水平布线B1和多个第二水平布线B2可以包括相同材料，并且可以基本上同时形成。多个第一线识别部255、多个第一水平布线B1和多个第二水平布线B2中的每个可以具有基本相同的厚度(例如，在第三方向D3上的长度)。在示例性实施方式中，多个第一线识别部255、多个第一水平布线B1和多个第二水平布线B2可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。多个第一线识别部255、多个第一水平布线B1和多个第二水平布线B2的顶表面可以(例如，在第三方向D3上)基本上彼此共面。多个第一线识别部255、多个第一水平布线B1和多个第二水平布线B2的底表面可以(例如，在第三方向D3上)基本上彼此共面。
在示例性实施方式中，多个第一线识别部255可以包括与多个第一水平布线Bl和多个第二水平布线B2的材料不同的材料。在示例性实施方式中，多个第一线识别部255可以包括空的空间。在示例性实施方式中，多个第一线识别部255和第三上绝缘层106可以包括相同的材料，并且可以同时形成。多个第一线识别部255可以包括绝缘层。
多个第一线识别部255中的每个可以具有第三水平宽度W3(例如，在第一方向D1上的长度)。如图9的示例性实施方式所示，第三水平宽度W3可以大于第一水平宽度W1和第二水平宽度W2中的每个。在示例性实施方式中，第三水平宽度W3可以在第一水平宽度W1和第二水平宽度W2中的每个的大小的约2至约20倍的范围内。例如，第三水平宽度W3可以为约300nm。在示例性实施方式中，第一水平宽度W1和第二水平宽度W2中的每个可以在约15nm至约150nm的范围内。选自多个第一线识别部255之中的一个第一线识别部255的侧边缘与多个第一水平布线B1之中最靠近所述一个第一线识别部255的一个第一水平布线B1的相邻侧边缘之间的间隔可以是第三间隔D31。在示例性实施方式中，第三间隔D31可以与第一间隔D11基本相同。选自多个第一线识别部255之中的一个第一线识别部255的侧边缘与多个第二水平布线B2之中最靠近所述一个第一线识别部255的一个第二水平布线B2的相邻侧边缘之间的间隔可以是第四间隔D32。在示例性实施方式中，第四间隔D32可以与第二间隔D22基本相同。在示例性实施方式中，第一间隔D11、第二间隔D22、第三间隔D31和第四间隔D32可以基本相同。
在示例性实施方式中，下水平布线71可以对应于源极线或公共源极线(CSL)。多个电极层81中邻近堆叠结构85的最下端的至少一个和多个电极层81中邻近堆叠结构85的最上端的至少一个可以均对应于栅极诱导漏极泄漏(GIDL)控制线。多个电极层81中的一些可以均对应于字线或虚设字线。多个电极层81中邻近堆叠结构85的最下端并(例如，在第三方向D3上)设置在GIDL控制线与字线之间的至少一个可以对应于地选择线(GSL)。多个电极层81中邻近堆叠结构85的最上端并(例如，在第三方向D3上)设置在GIDL控制线与字线之间的至少一个可以对应于串选择线(SSL)。
下水平布线71可以设置在衬底51上。例如，如图9的示例性实施方式所示，下水平布线71的下表面可以直接接触衬底51的上表面。在示例性实施方式中，衬底51可以包括诸如硅晶片的半导体衬底。下水平布线71可以包括单层或多层。在示例性实施方式中，下水平布线71可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。例如，下水平布线71可以包括掺杂的多晶硅层。在示例性实施方式中，下水平布线71可以通过将N型或P型杂质注入到衬底51中而形成。连接电极层73和支撑部75可以设置在下水平布线71上。连接电极层73可以设置在下水平布线71与支撑部75之间。例如，如图9的示例性实施方式所示，下水平布线71的上表面可以直接接触连接电极层73的下表面，支撑部75的下表面可以直接接触连接电极层73的上表面。
堆叠结构85可以设置在支撑部75上。例如，堆叠结构85的下表面可以直接接触支撑部75的上表面。在示例性实施方式中，多个电极层81可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。在示例性实施方式中，多个绝缘层83可以包括硅氧化物、硅氮化物、硅氮氧化物、硅硼氮化物(SiBN)、硅碳氮化物(SiCN)、低k电介质、高k电介质或其组合。例如，多个绝缘层83可以包括硅氧化物。多个沟道结构99中的每个可以穿过堆叠结构85、支撑部75和连接电极层73，并且可以延伸到下水平布线71的内部。多个沟道结构99可以接触下水平布线71。例如，如图9的示例性实施方式所示，多个沟道结构99的下表面可以处于(例如，在第三方向D3上)低于下水平布线71的上表面的高度。
第一上绝缘层103可以设置在堆叠结构85上。例如，如图9的示例性实施方式所示，第一上绝缘层103的下表面可以直接接触堆叠结构85的上表面。第二上绝缘层105可以设置在第一上绝缘层103上。例如，如图9的示例性实施方式所示，第二上绝缘层105的下表面可以直接接触第一上绝缘层103的上表面。多个位插塞107形成为穿过第二上绝缘层105和第一上绝缘层103以直接接触第一水平布线B1和第二水平布线B2的下表面并直接接触多个沟道结构99的上表面。多个第一水平布线B1、多个第二水平布线B2和多个第一线识别部255可以设置在第二上绝缘层105上。例如，如图9的示例性实施方式所示，多个第一水平布线B1、多个第二水平布线B2和多个第一线识别部255的下表面可以直接接触第二上绝缘层105的上表面。覆盖多个第一水平布线B1、多个第二水平布线B2和多个第一线识别部255的第三上绝缘层106可以设置在第二上绝缘层105上。例如，如图9的示例性实施方式所示，第三上绝缘层106的下表面可以直接接触多个第一水平布线B1、多个第二水平布线B2和多个第一线识别部255的上表面和侧表面以及第二上绝缘层105的上表面。
在示例性实施方式中，多个位插塞107可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。在示例性实施方式中，第一上绝缘层103、第二上绝缘层105和第三上绝缘层106可以包括硅氧化物、硅氮化物、硅氮氧化物、SiBN、SiCN、低k电介质、高k电介质或其组合。
参照图10，根据本发明构思的示例性实施方式的半导体器件可以包括衬底51、下水平布线71、连接电极层73、支撑部75、堆叠结构85、多个隔离图案89、多个沟道结构99、第一上绝缘层103、第二上绝缘层105、第三上绝缘层106、多个位插塞107和多个第一水平布线B1。
多个隔离图案89中的每个可以在第三方向D3上延伸，并且可以在第二方向D2上排列。多个隔离图案89中的每个可以穿过第一上绝缘层103、堆叠结构85、支撑部75和连接电极层73，并且可以延伸到下水平布线71的内部。例如，如图10的示例性实施方式所示，多个隔离图案89的下表面可以处于(例如，在第三方向D3上)低于下水平布线71的上表面的高度。在示例性实施方式中，多个隔离图案89可以包括硅氧化物、硅氮化物、硅氮氧化物、SiBN、SiCN、低k电介质、高k电介质或其组合。
参照图11的示例性实施方式，多个沟道结构99可以穿过堆叠结构85。第一上绝缘层103可以覆盖堆叠结构85和多个沟道结构99。第二上绝缘层105可以设置在第一上绝缘层103上。第一线识别部255可以设置在第二上绝缘层105上。第一线识别部255可以不电连接到多个沟道结构99。第一线识别部255可以与多个沟道结构99绝缘。第一上绝缘层103和第二上绝缘层105可以设置在第一线识别部255与多个沟道结构99之间。
参照图12的示例性实施方式，第一上绝缘层103可以设置在堆叠结构85上。第二上绝缘层105可以设置在第一上绝缘层103上。第一线识别部255可以设置在第二上绝缘层105上。如图12的示例性实施方式所示，与包括多个沟道结构99的图1的示例性实施方式相比，在示出的局部区域中，半导体器件可以不包括(例如，在第三方向D3上)在衬底51与第一线识别部255之间的多个沟道结构99。第一线识别部255可以不电连接到堆叠结构85的多个电极层81。第一线识别部255可以与多个电极层81绝缘。
参照图13的示例性实施方式，半导体器件包括第一虚设接触插塞287，该第一虚设接触插塞287穿过第一上绝缘层103、堆叠结构85、支撑部75和连接电极层73并延伸到下水平布线71的内部。例如，如图13的示例性实施方式所示，第一虚设接触插塞287的下表面可以处于低于下水平布线71的上表面的高度。第一虚设接触插塞287可以直接接触下水平布线71。接触间隔物286可以围绕第一虚设接触插塞287的侧表面。接触间隔物286可以设置在第一虚设接触插塞287与堆叠结构85的多个电极层81和多个绝缘层83之间。接触间隔物286可以提供多个电极层81与第一虚设接触插塞287之间的绝缘结构。
第二虚设接触插塞288穿过第二上绝缘层105并接触第一虚设接触插塞287。例如，第二虚设接触插塞288的下表面可以直接接触第一虚设接触插塞287的上表面。接触第二虚设接触插塞288的第一线识别部255可以设置在第二上绝缘层105上。例如，如在图13的示例性实施方式所示，第一线识别部255的下表面可以直接接触第二虚设接触插塞288的上表面。第一线识别部255可以经由第二虚设接触插塞288和第一虚设接触插塞287电连接到下水平布线71。然而，虚设接触插塞的数量在其它示例性实施方式中可以变化，并且至少一个虚设接触插塞可以配置为将第一线识别部255连接到下水平布线71。
在示例性实施方式中，接触间隔物286可以包括硅氧化物、硅氮化物、硅氮氧化物、SiBN、SiCN、低k电介质、高k电介质或其组合。在示例性实施方式中，第一虚设接触插塞287和第二虚设接触插塞288中的每个可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。
参照图14的示例性实施方式，沟道结构99可以包括芯图案97、围绕芯图案97的外部的沟道层96、围绕沟道层96的外部的信息存储图案95和设置在沟道层96上的位垫(bitpad)98。如图14的示例性实施方式所示，信息存储图案95可以包括围绕并直接接触沟道层96的外部的隧道绝缘层91、围绕并直接接触隧道绝缘层91的外部的电荷存储层92以及围绕并直接接触电荷存储层92的外部的阻挡层93。在部分36中，沟道结构99可以穿过电极层81和多个绝缘层83。位插塞107可以穿过第一上绝缘层103，并且可以接触沟道结构99的位垫98。例如，如图14的示例性实施方式所示，位插塞107的下表面可以直接接触位垫98的上表面。
在示例性实施方式中，隧道绝缘层91可以包括诸如硅氧化物的绝缘层。电荷存储层92可以包括诸如硅氮化物的绝缘层。阻挡层93可以包括硅氧化物、硅氮化物、硅氮氧化物、SiBN、SiCN、低k电介质、高k电介质或其组合。沟道层96可以包括多晶硅、非晶硅、单晶硅、或诸如其组合的半导体层。芯图案97可以包括硅氧化物、硅氮化物、硅氮氧化物、SiBN、SiCN、低k电介质、高k电介质或其组合。位垫98可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。
参照图15的示例性实施方式，多个电极层81和多个绝缘层83可以重复且交替地堆叠。沟道结构99可以穿过多个电极层81和多个绝缘层83。沟道结构99可以包括芯图案97、沟道层96和信息存储图案95。信息存储图案95可以包括隧道绝缘层91、电荷存储层92和阻挡层93。
参照图16的示例性实施方式，连接电极层73可以设置在下水平布线71与支撑部75之间。例如，如图16的示例性实施方式所示，连接电极层73的下表面可以直接接触下水平布线71的上表面，连接电极层73的上表面可以直接接触支撑部75的下表面。绝缘层83可以设置在支撑部75上。沟道结构99可以穿过绝缘层83和支撑部75，并且可以延伸到下水平布线71的内部。例如，如图16的示例性实施方式所示，沟道结构99的下表面可以处于低于下水平布线71的上表面的高度。连接电极层73可以穿过信息存储图案95的侧表面，并且可以直接接触沟道层96的侧表面。沟道结构99的最下端可以设置在高于下水平布线71的底表面的高度处。沟道层96可以经由连接电极层73电连接到下水平布线71。
参照图17，根据本发明构思的示例性实施方式的半导体器件可以包括衬底51、下水平布线71、连接电极层73、连接模制层73M、支撑部75、第一下绝缘层76、第二下绝缘层77、掩埋绝缘图案78、堆叠结构85、至少一个层间绝缘层86、多个沟道结构99、第一上绝缘层103、第二上绝缘层105、第三上绝缘层106、多个位插塞107、第一接触插塞307、第二接触插塞308、第三接触插塞309、多个第一水平布线B1、多个第二水平布线B2和第三水平布线X3。连接电极层73和连接模制层73M可以形成连接布线层。
下水平布线71和第一下绝缘层76可以设置在衬底51上。例如，如图17的示例性实施方式所示，下水平布线71和第一下绝缘层76的下表面可以直接接触衬底51的上表面，并且可以相对于彼此在第一方向D1上排列。下水平布线71和第一下绝缘层76的顶表面可以(例如，在第三方向D3上)基本上彼此共面。连接模制层73M、连接电极层73、支撑部75、第二下绝缘层77和掩埋绝缘图案78可以设置在下水平布线71和第一下绝缘层76上。
在示例性实施方式中，连接模制层73M可以包括相对于下水平布线71和支撑部75具有蚀刻选择性的材料。连接模制层73M可以包括下模制层73L、设置在下模制层73L上的上模制层73U以及(例如，在第三方向D3上)设置在下模制层73L与上模制层73U之间的中间模制层73C。中间模制层73C可以包括相对于下模制层73L和上模制层73U具有蚀刻选择性的材料。例如，在示例性实施方式中，下模制层73L和上模制层73U中的每个可以包括硅氧化物。中间模制层73C可以包括硅氮化物。
支撑部75可以覆盖连接模制层73M和连接电极层73。支撑部75可以包括穿过连接模制层73M和连接电极层73的部分，并且可以直接接触下水平布线71的顶表面。如图17的示例性实施方式所示，支撑部75可以直接接触连接模制层73M的顶表面和侧表面以及连接电极层73的顶表面和侧端。第二下绝缘层77的侧端可以接触支撑部75的侧端和连接模制层73M的侧端。掩埋绝缘图案78可以设置在支撑部75上。
支撑部75、第二下绝缘层77和掩埋绝缘图案78的顶表面可以(例如，在第三方向D3上)基本上彼此共面。在示例性实施方式中，第一下绝缘层76、第二下绝缘层77和掩埋绝缘图案78中的每个可以包括硅氧化物、硅氮化物、硅氮氧化物、SiBN、SiCN、低k电介质、高k电介质或其组合。在示例性实施方式中，支撑部75可以包括多晶硅层。连接电极层73可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。
堆叠结构85和层间绝缘层86可以(例如，在第三方向D3上)设置在支撑部75、第二下绝缘层77和掩埋绝缘图案78上。层间绝缘层86可以设置在堆叠结构85的侧表面上。在示例性实施方式中，层间绝缘层86可以包括硅氧化物、硅氮化物、硅氮氧化物、SiBN、SiCN、低k电介质、高k电介质或其组合。
第一上绝缘层103、第二上绝缘层105和第三上绝缘层106可以(例如，在第三方向D3上)依次堆叠在堆叠结构85和层间绝缘层86上。第一接触插塞307可以基本上在第三方向D3上延伸并穿过第一上绝缘层103和层间绝缘层86，并且可以接触多个电极层81中的对应电极层。第二接触插塞308可以基本上在第三方向D3上延伸并穿过第二上绝缘层105，并且可以接触第一接触插塞307。例如，如图17的示例性实施方式所示，第二接触插塞308的下表面可以直接接触第一接触插塞307的上表面。第三接触插塞309可以基本上在第三方向D3上延伸并穿过第三上绝缘层106，并且可以接触第二接触插塞308。例如，如图17的示例性实施方式所示，第三接触插塞309的下表面可以直接接触第二接触插塞308的上表面。第三水平布线X3可以设置在第三上绝缘层106上，并且可以接触第三接触插塞309。例如，如图17的示例性实施方式所示，第三水平布线X3的下表面可以直接接触第三接触插塞309的上表面。然而，本发明构思的示例性实施方式不限于此。第三水平布线X3可以经由第三接触插塞309、第二接触插塞308和第一接触插塞307连接到多个电极层81中的对应电极层。在示例性实施方式中，第一接触插塞307、第二接触插塞308、第三接触插塞309和第三水平布线X3中的每个可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。
第三水平布线X3可以设置在与多个第一水平布线B1和多个第二水平布线B2不同的高度处。例如，如图17的示例性实施方式所示，第三水平布线X3可以形成在高于多个第一水平布线B1和多个第二水平布线B2的高度处。在示例性实施方式中，第三水平布线X3可以设置在第三上绝缘层106上。例如，如图17的示例性实施方式所示，第三水平布线X3的下表面可以直接接触第三上绝缘层106的上表面。多个第一水平布线B1和多个第二水平布线B2可以形成在第三上绝缘层106中。例如，第三上绝缘层106可以直接接触多个第一水平布线B1和多个第二水平布线B2的上表面和侧表面。
参照图18，根据本发明构思的示例性实施方式的半导体器件可以包括衬底51、第一下绝缘层76、第二下绝缘层77、至少一个层间绝缘层86、第一上绝缘层103、第二上绝缘层105、第三上绝缘层106、包括多个第三水平布线X3的第三布线组313、包括多个第四水平布线X4的第四布线组314、以及多个第二线识别部356。
多个第三水平布线X3、多个第四水平布线X4和多个第二线识别部356可以设置在第三上绝缘层106上。例如，如图18的示例性实施方式所示，多个第三水平布线X3、多个第四水平布线X4和多个第二线识别部356的下表面可以直接接触第三上绝缘层106的上表面。多个第三水平布线X3中的每个可以具有基本相同的水平宽度(例如，在第二方向D2上的长度)。多个第三水平布线X3中的每个可以在对应的第三水平布线X3与相邻的第三水平布线X3之间具有基本相同的间隔(例如，每个第三水平布线X3与相邻的第三水平布线X3间隔开的在第二方向D2上的长度)。多个第四水平布线X4中的每个可以具有基本相同的水平宽度(例如，在第二方向D2上的长度)。多个第四水平布线X4中的每个可以在对应的第四水平布线X4与相邻的第四水平布线X4之间具有基本相同的间隔(例如，每个第四水平布线X4与相邻的第四水平布线X4间隔开的在第二方向D2上的长度)。在示例性实施方式中，多个第三水平布线X3可以具有与多个第四水平布线X4基本相同的节距。
多个第二线识别部356可以设置在与多个第三水平布线X3和多个第四水平布线X4基本相同的高度处。在示例性实施方式中，多个第二线识别部356、多个第三水平布线X3和多个第四水平布线X4可以包括基本上同时形成的相同材料。多个第二线识别部356、多个第三水平布线X3和多个第四水平布线X4中的每个可以具有基本相同的厚度(例如，在第三方向D3上的长度)。在示例性实施方式中，多个第二线识别部356、多个第三水平布线X3和多个第四水平布线X4可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、或诸如其组合的导电层。多个第二线识别部356、多个第三水平布线X3和多个第四水平布线X4的顶表面可以(例如，在第三方向D3上)基本上彼此共面。多个第二线识别部356、多个第三水平布线X3和多个第四水平布线X4的底表面可以(例如，在第三方向D3上)基本上彼此共面。
在示例性实施方式中，多个第二线识别部356可以包括与多个第三水平布线X3和多个第四水平布线X4的材料不同的材料。在示例性实施方式中，多个第二线识别部356可以包括空的空间。多个第二线识别部356可以包括绝缘层。
多个第二线识别部356中的每个可以具有比多个第三水平布线X3和多个第四水平布线X4中的每个的水平宽度(例如，在第二方向D2上的长度)大的水平宽度。在示例性实施方式中，多个第二线识别部356中的每个的水平宽度可以在多个第三水平布线X3和多个第四水平布线X4中的每个的水平宽度的约2至约20倍的范围内。例如，多个第二线识别部356中的每个的水平宽度可以为约300nm。在示例性实施方式中，多个第三水平布线X3和多个第四水平布线X4中的每个的水平宽度可以在约15nm至约150nm的范围内。选自多个第二线识别部356之中的一个第二线识别部356与多个第三水平布线X3之中(例如，在第二方向D2上)紧邻所述一个第二线识别部356的一个第三水平布线X3之间的间隔可以与多个第三水平布线X3中的彼此相邻的第三水平布线X3之间的间隔基本相同。选自多个第二线识别部356之中的一个第二线识别部356与多个第四水平布线X4之中(例如，在第二方向D2上)紧邻所述一个第二线识别部356的一个第四水平布线X4之间的间隔可以与多个第四水平布线X4中的彼此相邻的第四水平布线X4之间的间隔基本相同。
连同图18再次参照图1和图17，多个第三水平布线X3和多个第四水平布线X4中的每个可以经由第三接触插塞309、第二接触插塞308和第一接触插塞307连接到多个电极层81中的对应一个。多个第二线识别部356可以不电连接到多个电极层81。多个第三水平布线X3、多个第四水平布线X4和多个第二线识别部356可以形成在与多个第一水平布线B1、多个第二水平布线B2和多个第一线识别部255不同的高度处。在示例性实施方式中，多个第三水平布线X3、多个第四水平布线X4和多个第二线识别部356可以设置在第三上绝缘层106上。例如，如图18的示例性实施方式所示，多个第三水平布线X3、多个第四水平布线X4和多个第二线识别部356的下表面可以直接接触第三上绝缘层106的上表面。多个第一水平布线B1、多个第二水平布线B2和多个第一线识别部255可以形成在第三上绝缘层106中并设置在第三上绝缘层106的上表面下方。
图19和图20是用于描述根据本发明构思的示例性实施方式的半导体器件的示意图。
参照图19，根据本发明构思的示例性实施方式的半导体器件可以包括页缓冲器202、列解码器204、行解码器304、包括多个第一水平布线B1的第一布线组211、包括多个第二水平布线B2的第二布线组212、多个第一线识别部255、包括多个第三水平布线X3的第三布线组313以及包括多个第四水平布线X4的第四布线组314。
多个第一水平布线B1和多个第二水平布线B2可以在第一方向D1上排列。多个第一水平布线B1和多个第二水平布线B2中的每个可以在第二方向D2上延伸。选自多个第一线识别部255之中的一个第一线识别部255可以(例如，在第一方向D1上)设置在第一布线组211与第二布线组212之间。
第一布线组211和第二布线组212可以在第一方向D1上与第三布线组313和第四布线组314相邻设置。多个第三水平布线X3和多个第四水平布线X4可以在第二方向D2上排列。多个第三水平布线X3和多个第四水平布线X4中的每个可以在第一方向D1上延伸。在示例性实施方式中，多个第三水平布线X3和多个第四水平布线X4中的每个可以具有基本相同的宽度(例如，在第二方向D2上的长度)。
第三布线组313和第四布线组314可以在第一方向D1上与行解码器304相邻设置。多个第三水平布线X3和多个第四水平布线X4中的每个可以连接到行解码器304。
参照图20，根据本发明构思的示例性实施方式的半导体器件可以包括页缓冲器202、列解码器204、包括多个第一水平布线B1的第一布线组211、包括多个第二水平布线B2的第二布线组212以及多个第一线识别部255。
多个第一水平布线B1和多个第二水平布线B2可以在第一方向D1上排列。多个第一水平布线B1和多个第二水平布线B2中的每个可以在第二方向D2上延伸。选自多个第一线识别部255之中的一个第一线识别部255可以(例如，在第一方向D1上)设置在第一布线组211与第二布线组212之间。
根据本发明构思的示例性实施方式，线识别部可以提供在多个水平布线之间。可以实现用于使彼此平行的多个布线中的每个的位置能够被容易地识别的半导体器件。
在上文中，已经参照附图描述了本发明构思的示例性实施方式，但是可以理解，本领域技术人员可以在不改变本发明构思或实质特征的情况下以另外的详细形式来实现示例性实施方式。应理解，上述示例性实施方式在所有方面只是示例并且本发明构思不受其限制。
本申请要求享有2020年5月25日在韩国知识产权局提交的韩国专利申请第10-2020-0062192号的优先权，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
设置在衬底上的堆叠结构，所述堆叠结构包括多个绝缘层和多个电极层；
多个沟道结构，延伸穿过所述堆叠结构；
第一布线组，包括设置在所述堆叠结构上的多个第一水平布线，所述多个第一水平布线在第一方向上排列并在与所述第一方向交叉的第二方向上延伸，所述多个第一水平布线中的每个连接到所述多个沟道结构中的对应一个；
第二布线组，包括设置在所述堆叠结构上的多个第二水平布线，所述多个第二水平布线在所述第一方向上排列并在所述第二方向上延伸，所述多个第二水平布线中的每个连接到所述多个沟道结构中的对应一个；以及
第一线识别部，设置在所述第一布线组与所述第二布线组之间，
其中所述多个绝缘层和所述多个电极层在与所述第一方向和所述第二方向交叉的第三方向上交替地堆叠，以及
其中所述多个沟道结构中的每个在所述第三方向上延伸。
2.根据权利要求1所述的半导体器件，其中所述第一线识别部具有与所述多个第一水平布线和所述多个第二水平布线中的每个的水平宽度不同的水平宽度。
3.根据权利要求1所述的半导体器件，其中所述第一线识别部具有在所述多个第一水平布线和所述多个第二水平布线中的每个的水平宽度的2至20倍的范围内的水平宽度。
4.根据权利要求1所述的半导体器件，其中所述第一线识别部包括与所述多个第一水平布线和所述多个第二水平布线中的每个的材料相同的材料。
5.根据权利要求1所述的半导体器件，其中所述第一线识别部与所述多个沟道结构绝缘。
6.根据权利要求1所述的半导体器件，其中所述第一线识别部仅位于第一重叠区域中，所述第一重叠区域设置在所述多个第一水平布线之中最靠近所述第一线识别部的一个第一水平布线与所述多个第二水平布线之中最靠近所述第一线识别部的一个第二水平布线之间。
7.根据权利要求1所述的半导体器件，进一步包括：
页缓冲器，与所述第一布线组和所述第二布线组相邻设置，
其中所述多个第一水平布线和所述多个第二水平布线连接到所述页缓冲器，以及
其中所述第一线识别部不连接到所述页缓冲器。
8.根据权利要求1所述的半导体器件，进一步包括：
下水平布线，设置在所述衬底与所述堆叠结构之间；以及
至少一个虚设接触插塞，设置在所述第一线识别部与所述下水平布线之间，所述至少一个虚设接触插塞穿过所述堆叠结构，
其中所述至少一个虚设接触插塞配置为将所述第一线识别部连接到所述下水平布线。
9.根据权利要求1所述的半导体器件，进一步包括：
第三布线组，包括设置在所述衬底上的多个第三水平布线，所述多个第三水平布线在所述第二方向上排列并在所述第一方向上延伸，所述多个第三水平布线中的每个连接到所述多个电极层中的对应一个；以及
第四布线组，包括设置在所述衬底上的多个第四水平布线，
其中所述多个第四水平布线在所述第二方向上排列并在所述第一方向上延伸，所述多个第四水平布线中的每个连接到所述多个电极层中的对应一个。
10.根据权利要求9所述的半导体器件，进一步包括：
行解码器，与所述第三布线组和所述第四布线组相邻设置，
其中所述多个第三水平布线和所述多个第四水平布线连接到所述行解码器。
11.根据权利要求10所述的半导体器件，进一步包括设置在所述第三布线组与所述第四布线组之间的第二线识别部。
12.根据权利要求11所述的半导体器件，其中所述第二线识别部不连接到所述行解码器。
13.根据权利要求11所述的半导体器件，其中所述第二线识别部具有与所述多个第三水平布线和所述多个第四水平布线中的每个的水平宽度不同的水平宽度。
14.根据权利要求11所述的半导体器件，其中所述第二线识别部包括与所述多个第三水平布线和所述多个第四水平布线中的每个的材料相同的材料。
15.根据权利要求11所述的半导体器件，其中所述第二线识别部与所述多个电极层绝缘。
16.根据权利要求11所述的半导体器件，其中所述第二线识别部仅位于第二重叠区域中，所述第二重叠区域设置在所述多个第三水平布线之中最靠近所述第二线识别部的一个第三水平布线与所述多个第四水平布线之中最靠近所述第二线识别部的一个第四水平布线之间。
17.一种半导体器件，包括：
第一布线组，包括设置在衬底上的多个第一水平布线，所述多个第一水平布线在第一方向上排列并在与所述第一方向交叉的第二方向上延伸；
第二布线组，包括设置在所述衬底上的多个第二水平布线，所述多个第二水平布线在所述第一方向上排列并在所述第二方向上延伸；以及
线识别部，设置在所述第一布线组与所述第二布线组之间，
其中所述线识别部位于重叠区域中，所述重叠区域设置在所述多个第一水平布线之中最靠近所述线识别部的一个第一水平布线与所述多个第二水平布线之中最靠近所述线识别部的一个第二水平布线之间。
18.根据权利要求17所述的半导体器件，其中所述线识别部仅位于所述重叠区域中。
19.根据权利要求17所述的半导体器件，其中所述线识别部具有与所述多个第一水平布线和所述多个第二水平布线中的每个的水平宽度不同的水平宽度。
20.一种半导体器件，包括：
源极线，设置在衬底上；
堆叠结构，包括设置在所述源极线上的多个绝缘层和多个电极层；
多个沟道结构，穿过所述堆叠结构并接触所述源极线；
第一布线组，包括设置在所述堆叠结构上的多个第一水平布线，所述多个第一水平布线在第一方向上排列并在与所述第一方向交叉的第二方向上延伸，所述多个第一水平布线中的每个连接到所述多个沟道结构中的对应一个；
第二布线组，包括设置在所述堆叠结构上的多个第二水平布线，所述多个第二水平布线在所述第一方向上排列并在所述第二方向上延伸，所述多个第二水平布线中的每个连接到所述多个沟道结构中的对应一个；
第一线识别部，设置在所述第一布线组与所述第二布线组之间；
第三布线组，包括设置在所述衬底上的多个第三水平布线，所述多个第三水平布线在所述第二方向上排列并在所述第一方向上延伸，所述多个第三水平布线中的每个连接到所述多个电极层中的对应一个；以及
第四布线组，包括设置在所述衬底上的多个第四水平布线，所述多个第四水平布线在所述第二方向上排列并在所述第一方向上延伸，所述多个第四水平布线中的每个连接到所述多个电极层中的对应一个，
其中所述多个绝缘层和所述多个电极层在与所述第一方向和所述第二方向交叉的第三方向上交替地堆叠，以及
其中所述多个沟道结构中的每个在所述第三方向上延伸。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5378649A (en) * 1994-04-08 1995-01-03 United Microelectronics Corporation Process for producing non-volatile memory devices having closely spaced buried bit lines and non-overlapping code implant areas
JP3420089B2 (ja) 1998-11-04 2003-06-23 Ｎｅｃエレクトロニクス株式会社 電子デバイス並びに半導体装置、及び電極形成方法
DE10204688C1 (de) 2002-02-06 2003-10-09 Infineon Technologies Ag Speicherbaustein mit verbesserten elektrischen Eigenschaften
KR100684892B1 (ko) 2005-03-14 2007-02-20 삼성전자주식회사 반도체 불량 분석을 위한 분석 구조체
KR20110065760A (ko) 2009-12-10 2011-06-16 주식회사 하이닉스반도체 반도체 메모리 소자 및 이의 제조 방법
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
US9960177B2 (en) * 2015-05-26 2018-05-01 SK Hynix Inc. Semiconductor device and manufacturing method of the same
CN106252355B (zh) * 2015-06-15 2021-03-09 爱思开海力士有限公司 半导体器件及其制造方法
KR102374046B1 (ko) 2015-06-15 2022-03-14 에스케이하이닉스 주식회사 플래시 메모리 장치
US9698151B2 (en) * 2015-10-08 2017-07-04 Samsung Electronics Co., Ltd. Vertical memory devices
KR102607749B1 (ko) 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
US11487454B2 (en) * 2019-12-05 2022-11-01 Sandisk Technologies Llc Systems and methods for defining memory sub-blocks

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