KR101087476B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 과제는 적층체를 관통하여 적층체의 위아래를 연결시키는 콘택트 구조의 형성을 용이하게 하는 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다. 반도체 기억 장치는, 기판과 기판의 표면에 형성된 주변 회로를 갖는 기체와, 기체 위에 각각 교대로 적층된 복수의 도전층과 복수의 절연층을 갖는 적층체와, 적층체를 관통하여 최하층의 도전층에 도달하는 메모리 홀의 내벽에 형성된 전하 축적막을 포함하는 메모리막과, 메모리 홀 내에 있어서의 메모리막의 내측에 형성된 채널 보디와, 적층체 아래에 형성되어 메모리막 및 채널 보디가 형성된 메모리 셀 어레이 영역의 외측에 레이아웃된 배선 영역에 있어서의 최하층의 도전층과 주변 회로를 전기적으로 접속하는 배선과, 배선 영역의 적층체를 관통하여 배선 영역의 최하층의 도전층에 도달하는 콘택트 플러그를 구비하였다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래의 불휘발성 반도체 기억 장치(메모리)에 있어서는, 실리콘 기판 위의 2차원 평면 내에 소자가 집적되어 왔다. 메모리의 기억 용량을 증가시키기 위해서는 1개의 소자의 치수를 작게 하지만(미세화하지만), 최근 그 미세화도 비용적, 기술적으로 곤란한 것으로 되어 왔다.
이에 대해, 일괄 가공형 3차원 적층 메모리가 제안되어 있다.
예를 들어, 특허 문헌 1에는, 메모리 디바이스에 있어서의 컨트롤 게이트로서 기능하는 도전층과 절연층을 교대로 복수 적층한 적층체에 메모리 홀을 형성하고, 그 메모리 홀의 내벽에 전하 축적막을 형성한 후, 메모리 홀 내에 실리콘을 형성함으로써 메모리 셀을 3차원 배열하는 기술이 제안되어 있다. 이러한 구조에 있어서, 특히 적층체의 적층수가 증대하면, 기판과, 적층체 위의 배선을 접속하기 위한 콘택트 구조의 형성이 어려워진다.
일본특허공개제2009-146954호공보
본 발명은, 적층체를 관통하여 적층체의 위아래를 연결시키는 콘택트 구조의 형성을 용이하게 하는 반도체 기억 장치 및 그 제조 방법을 제공한다.
본 발명의 일 형태에 따르면, 기판과, 상기 기판의 표면에 형성된 주변 회로를 갖는 기체와, 상기 기체 위에 각각 교대로 적층된 복수의 도전층과 복수의 절연층을 갖는 적층체와, 상기 적층체를 관통하여 최하층의 상기 도전층에 도달하는 메모리 홀의 내벽에 형성된 전하 축적막을 포함하는 메모리막과, 상기 메모리 홀 내에 있어서의 상기 메모리막의 내측에 형성된 채널 보디와, 상기 적층체 아래에 형성되고, 상기 메모리막 및 상기 채널 보디가 형성된 메모리 셀 어레이 영역의 외측에 레이아웃된 배선 영역에 있어서의 최하층의 상기 도전층과, 상기 주변 회로를 전기적으로 접속하는 배선과, 상기 배선 영역의 상기 적층체를 관통하여 상기 배선 영역의 상기 최하층의 도전층에 도달하는 콘택트 플러그를 구비한 것을 특징으로 하는 반도체 기억 장치가 제공된다.
또한, 본 발명의 다른 일 형태에 따르면, 기판의 표면에 주변 회로를 형성하는 공정과, 상기 기판 위에 복수의 도전층과 복수의 절연층을 각각 교대로 적층하여 적층체를 형성하는 공정과, 상기 적층체를 관통하여 최하층의 상기 도전층에 도달하는 메모리 홀을 형성하는 공정과, 상기 메모리 홀의 내벽에 전하 축적막을 포함하는 메모리막을 형성하는 공정과, 상기 메모리 홀 내에 있어서의 상기 메모리막의 내측에 채널 보디를 형성하는 공정과, 상기 메모리막 및 상기 채널 보디가 형성된 메모리 셀 어레이 영역의 외측에 레이아웃된 배선 영역에 있어서의 최하층의 상기 도전층을 패터닝하여 패드를 형성하는 공정과, 상기 적층체 아래에서, 상기 주변 회로와 상기 패드를 접속하는 배선을 형성하는 공정과, 상기 배선 영역의 상기 적층체를 관통하여 상기 패드에 도달하는 콘택트 홀을 형성하는 공정과, 상기 콘택트 홀 내에 콘택트 플러그를 형성하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법이 제공된다.
본 발명에 따르면, 적층체를 관통하여 적층체의 위아래를 연결시키는 콘택트 구조의 형성을 용이하게 하는 반도체 기억 장치 및 그 제조 방법이 제공된다.
도 1은 본 발명의 실시 형태에 관한 반도체 기억 장치의 평면 레이아웃을 예시하는 모식도.
도 2는 본 발명의 실시 형태에 관한 반도체 기억 장치의 모식 단면도.
도 3은 본 발명의 실시 형태에 관한 반도체 기억 장치에 있어서의 메모리 셀 어레이의 모식 사시도.
도 4는 도 3에 있어서의 주요부의 확대 단면도.
도 5는 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 6은 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 7은 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 8은 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 9는 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 10은 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 11은 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 12는 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 13은 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 14는 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 15는 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 16은 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 17은 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 18은 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 19는 본 발명의 실시 형태에 관한 반도체 기억 장치의 제조 방법을 도시하는 모식 단면도.
도 20은 본 발명의 다른 실시 형태에 관한 반도체 기억 장치의 메모리 셀 어레이의 모식 사시도.
도 21은 본 발명의 또 다른 실시 형태에 관한 반도체 기억 장치의 모식 단면도.
도 22는 본 발명의 또 다른 실시 형태에 관한 반도체 기억 장치의 모식 단면도.
이하, 도면을 참조하여, 본 발명의 실시 형태에 대해 설명한다. 또한, 이하의 실시 형태에서는 반도체로서 실리콘을 예시하지만, 실리콘 이외의 반도체를 사용해도 된다.
도 1은, 본 발명의 실시 형태에 관한 반도체 기억 장치에 있어서의 주요 요소의 평면 레이아웃을 예시하는 모식도이다. 도 1은 1개의 칩을 도시한다.
칩의 중앙에 메모리 셀 어레이 영역(2)이 형성되어 있다. 메모리 셀 어레이 영역(2)에는, 도 3에 예시하는 메모리 셀 어레이가 형성되어 있다. 메모리 셀 어레이 영역(2) 아래에, 로우 디코더(5), 감지 증폭기(6) 등의 주변 회로가 형성되어 있다. 메모리 셀 어레이 영역(2) 아래에 주변 회로를 레이아웃함으로써, 칩의 평면 크기의 소형화가 가능하게 된다. 모든 주변 회로를 메모리 셀 어레이 영역(2) 아래에 레이아웃하는 것에 한하지 않고, 그 일부만을 메모리 셀 어레이 영역(2) 아래에 레이아웃해도 된다.
메모리 셀 어레이는, 후술하는 바와 같이 컨트롤 게이트로서 기능하는 복수의 도전층을 갖는다. 그들 도전층을 포함하는 적층체의 일부는, 메모리 셀 어레이 영역(2)보다도 외측에 레이아웃된 계단 형상 콘택트 영역(3)에서, 계단 형상으로 가공되어 있다. 그 계단 형상 콘택트 영역(3)에서, 계단 형상으로 가공된 각 단의 도전층은 상층 배선(워드선)과 접속되어 있다. 계단 형상 콘택트 영역(3)은 로우 디코더(5)의 근방에 형성되고, 로우 디코더(5)는 워드선과 접속되어 있다. 로우 디코더(5)는 워드선을 통해 메모리 셀 어레이의 각 층의 도전층에 전위를 공급한다.
도 2의 (a) 내지 (c)는 본 실시 형태에 관한 반도체 기억 장치의 모식 단면도를 도시한다. 도 2의 (a)는 메모리 셀 어레이 영역(2)의 단면도이며, 도 2의 (b)는 계단 형상 콘택트 영역(3)의 단면도이며, 도 2의 (c)는 배선 영역(4)의 단면도이다. 배선 영역(4)은, 도 1에 도시한 바와 같이 메모리 셀 어레이 영역(2)의 외측에 레이아웃되고, 감지 증폭기(6)의 근방에 형성되어 있다.
도 1에 있어서, 비트선의 연장 방향을 Y 방향, 그에 직교하는 방향을 X 방향으로 하면, 도 2의 (a) 및 도 2의 (c)는 Y 방향을 따르는 단면에 대응하고, 도 2의 (b)는 X 방향을 따르는 단면에 대응한다.
도 3은 메모리 셀 어레이를 도시한다. 또한, 도 3에 있어서는, 도면을 보기 쉽게 하기 위해, 메모리 홀(MH) 내에 형성된 절연막 이외의 절연 부분에 대해서는 도시를 생략하고 있다.
또한, 본 명세서에 있어서는, 설명의 편의상, XYZ 직교 좌표계를 도입한다. 이 좌표계에 있어서는, 기체(10)의 주면에 대해 평행한 방향이며 서로 직교하는 2 방향을 X 방향 및 Y 방향으로 하고, 이들 X 방향 및 Y 방향의 양쪽에 대해 직교하는 방향을 Z 방향으로 한다. 도 1에 있어서의 X 방향 및 Y 방향은, 도 3에 있어서의 X 방향 및 Y 방향과 대응한다.
비트선(BL)은 Y 방향으로 연장되어, 후술하는 바와 같이 배선 영역(4)에 형성된 콘택트 플러그(67)를 통해 감지 증폭기(6)와 접속되어 있다. 복수의 도전층(WL)은 Z 방향으로 적층되어 있다. 또한, 도전층(WL)은 Y 방향으로 복수로 분단되어 있다.
여기서, 기체(10)는, 도 2의 (a) 내지 (c)에 도시하는 기판(11)과, 기판(11)의 표면에 형성된 트랜지스터(Tr)를 포함한다. 트랜지스터(Tr)는 기판(11)의 표면에 형성된 소스 영역, 드레인 영역, 게이트 절연막(42) 및 게이트 절연막(42) 위에 형성된 게이트 전극(41)을 포함한다. 트랜지스터(Tr)는 로우 디코더(5)나 감지 증폭기(6) 등의 주변 회로의 일 요소이다. 주변 회로는 메모리 셀 어레이 영역(2) 및 계단 형상 콘택트 영역(3)에 있어서의 기판(11)의 표면에 트랜지스터(Tr)를 포함하는 반도체 집적 회로로서 형성되어 있다. 또한, 트랜지스터(Tr)는, 예를 들어 STI(Shallow Trench Isolation) 구조의 소자 분리 영역(43)에 의해, 다른 트랜지스터(Tr)에 대해 절연 분리되어 있다.
기판(11) 위에는 절연층(45, 46, 47, 48)이 차례로 적층되어 있다. 절연층(47)의 표면에는 배선(63)이 형성되어 있다. 트랜지스터(Tr)의 소스 영역, 드레인 영역, 게이트 전극(41)은 하층측으로부터 차례로 형성된 콘택트 플러그(44), 배선(61), 콘택트 플러그(62)를 통해 배선(63)과 전기적으로 접속되어 있다. 배선(63) 위에는 절연층(48)이 형성되어 있다. 절연층(45 내지 48)은 메모리 셀 어레이 영역(2), 계단 형상 콘택트 영역(3) 및 배선 영역(4)을 포함하는, 기판(11)의 전체면에 형성되어 있다.
절연층(48) 위에는 금속을 포함하는 층으로서 금속 실리사이드층(65)이 형성되어 있다. 이 금속을 포함하는 층은 금속층 혹은 합금층이어도 된다. 메모리 셀 어레이 영역(2) 및 계단 형상 콘택트 영역(3)의 금속 실리사이드층(65)은 비교적 넓은 영역에 걸쳐서 일체로 형성되어 있다. 배선 영역(4)의 금속 실리사이드층(65)은 패터닝되어 패드 형상으로 형성되어 있다.
이하, 도 2의 (a), 도 3을 참조하여, 메모리 셀 어레이에 대해 설명한다.
금속 실리사이드층(65) 위에는 백 게이트(BG)가 형성되어 있다. 백 게이트(BG)는, 예를 들어 불순물이 첨가되어 도전성을 갖는 실리콘층이다. 백 게이트(BG) 위에는 복수의 절연층(25)과 복수의 도전층(WL)이 각각 교대로 적층되어 있다. 도전층(WL)은, 예를 들어 불순물이 첨가되어 도전성을 갖는 실리콘층이다. 절연층(25)은, 예를 들어 실리콘 산화물을 포함하는 TEOS(tetraethoxysilane)층이다.
복수의 도전층(WL) 및 복수의 절연층(25)을 포함하는 적층체는 복수의 블록으로 분단되고, 각 블록 사이에는 절연물(81)이 형성되어 있다.
어느 블록에 있어서의 최상층의 도전층(WL) 위에는, 절연층(25) 및 스토퍼막(예를 들어 실리콘 질화막)(51)을 개재하여, 드레인측 선택 게이트(DSG)가 형성되어 있다. 드레인측 선택 게이트(DSG)는, 예를 들어 불순물이 첨가되어 도전성을 갖는 실리콘층이다. 그 블록에 인접하는 다른 블록에 있어서의 최상층의 도전층(WL) 위에는 절연층(25) 및 스토퍼막(51)을 개재하여 소스측 선택 게이트(SSG)가 형성되어 있다. 소스측 선택 게이트(SSG)는, 예를 들어 불순물이 첨가되어 도전성을 갖는 실리콘층이다.
소스측 선택 게이트(SSG) 위에는 절연층(53)을 개재하여 소스선(SL)이 형성되어 있다. 소스선(SL)은, 예를 들어 불순물이 첨가되어 도전성을 갖는 실리콘층이다. 혹은, 소스선(SL)으로서 금속 재료를 사용해도 된다. 소스선(SL) 및 절연층(53) 위에는 절연층(54)을 개재하여 복수개의 비트선(BL)이 형성되어 있다. 각 비트선(BL)은 Y 방향으로 연장되어 있다.
전술한 적층체에는, U자 형상의 메모리 홀(MH)이 복수 형성되어 있다. 드레인측 선택 게이트(DSG)를 포함하는 블록에는 드레인측 선택 게이트(DSG) 및 그 아래의 도전층(WL)을 관통하여 Z 방향으로 연장되는 홀이 형성되고, 소스측 선택 게이트(SSG)를 포함하는 블록에는 소스측 선택 게이트(SSG) 및 그 아래의 도전층(WL)을 관통하여 Z 방향으로 연장되는 홀이 형성되어 있다. 그들 양쪽 홀은 백 게이트(BG) 내에 형성되고 Y 방향으로 연장되는 홀을 통해 연결되어 있다.
메모리 홀(MH)의 내부에는, U자 형상의 채널 보디(예를 들어 실리콘막)(20)가 형성되어 있다. 드레인측 선택 게이트(DSG)와 채널 보디(20) 사이의 메모리 홀(MH)의 측벽에는 게이트 절연막(35)이 형성되어 있다. 소스측 선택 게이트(SSG)와 채널 보디(20) 사이의 메모리 홀(MH)의 측벽에는 게이트 절연막(36)이 형성되어 있다.
각 도전층(WL)과 채널 보디(20) 사이의 메모리 홀(MH)의 측벽에는 메모리막(30)이 형성되어 있다. 백 게이트(BG)와 채널 보디(20) 사이의 메모리 홀(MH)의 내벽에도, 메모리막(30)이 형성되어 있다. 메모리막(30)은, 예를 들어 한 쌍의 실리콘 산화막 사이에 실리콘 질화막을 끼운 ONO(Oxide-Nitride-Oxide) 구조를 갖는다.
도 4는 채널 보디(20)가 복수의 도전층(WL) 및 층간의 절연층(25)을 관통하는 부분의 확대 단면을 도시한다.
각 도전층(WL)과 채널 보디(20) 사이에는, 도전층(WL)측부터 차례로 제1 절연막(31), 전하 축적막(32) 및 제2 절연막(33)이 형성되어 있다. 제1 절연막(31)은 도전층(WL)에 접하고, 제2 절연막(33)은 채널 보디(20)에 접하고, 제1 절연막(31)과 제2 절연막(33) 사이에 전하 축적막(32)이 형성되어 있다.
채널 보디(20)는 채널로서 기능하고, 도전층(WL)은 컨트롤 게이트로서 기능하고, 전하 축적막(32)은 채널 보디(20)로부터 주입되는 전하를 축적하는 데이터 기억층으로서 기능한다. 즉, 채널 보디(20)와 각 도전층(WL)의 교차 부분에, 채널의 주위를 컨트롤 게이트가 둘러싼 구조의 메모리 셀이 형성되어 있다.
본 실시 형태에 관한 반도체 기억 장치는, 데이터의 소거ㆍ기입을 전기적으로 자유롭게 행할 수 있고, 전원을 꺼도 기억 내용을 유지할 수 있는 불휘발성 반도체 기억 장치이다. 예를 들어, 메모리 셀은 챠지 트랩 구조의 메모리 셀이다. 전하 축적막(32)은 전하(전자)를 가두는 트랩을 다수 갖고, 예를 들어 실리콘 질화막이다. 제2 절연막(33)은, 예를 들어 실리콘 산화막이며, 전하 축적막(32)에 채널 보디(20)로부터 전하가 주입될 때, 또는 전하 축적막(32)에 축적된 전하가 채널 보디(20)로 확산될 때에 전위 장벽이 된다. 제1 절연막(31)은, 예를 들어 실리콘 산화막이며, 전하 축적막(32)에 축적된 전하가 도전층(WL)으로 확산되는 것을 방지한다.
도 3에 도시한 바와 같이, 드레인측 선택 게이트(DSG)와, 드레인측 선택 게이트(DSG)를 관통하는 채널 보디(20)와, 이 채널 보디(20)와 드레인측 선택 게이트(DSG) 사이에 형성된 게이트 절연막(35)은 드레인측 선택 트랜지스터(DST)를 구성한다. 채널 보디(20)에 있어서의 드레인측 선택 게이트(DSG)보다 상방으로 돌출되는 상단부는, 도 2의 (a)에 도시하는 플러그(72, 73)를 통해 대응하는 각 비트선(BL)에 접속되어 있다.
소스측 선택 게이트(SSG)와, 소스측 선택 게이트(SSG)를 관통하는 채널 보디(20)와, 이 채널 보디(20)와 소스측 선택 게이트(SSG) 사이에 형성된 게이트 절연막(36)은 소스측 선택 트랜지스터(SST)를 구성한다. 채널 보디(20)에 있어서의 소스측 선택 게이트(SSG)보다 상방으로 돌출되는 상단부는 소스선(SL)에 접속되어 있다.
백 게이트(BG), 이 백 게이트(BG) 내에 형성된 채널 보디(20) 및 백 게이트(BG)와 채널 보디(20) 사이의 메모리막(30)은 백 게이트 트랜지스터(BGT)를 구성한다.
도 3에 도시한 바와 같이, 드레인측 선택 트랜지스터(DST)와 백 게이트 트랜지스터(BGT) 사이에는, 각 도전층(WL)을 컨트롤 게이트로 하는 메모리 셀(MC)이 도전층(WL)의 층수에 대응하여 복수 형성되어 있다.
마찬가지로, 백 게이트 트랜지스터(BGT)와 소스측 선택 트랜지스터(SST) 사이에도, 각 도전층(WL)을 컨트롤 게이트로 하는 메모리 셀(MC)이 도전층(WL)의 층수에 대응하여 복수 형성되어 있다.
그들 메모리 셀(MC), 드레인측 선택 트랜지스터(DST), 백 게이트 트랜지스터(BGT) 및 소스측 선택 트랜지스터(SST)는 직렬 접속되고, U자 형상의 1개의 메모리 스트링을 구성한다. 즉, 채널 보디(20)는 적층체의 적층 방향으로 연장되는 한 쌍의 기둥 형상부(20a)와, 백 게이트(BG)에 매립되고, 한 쌍의 기둥 형상부(20a)를 연결하는 연결부(20b)를 갖는 U자 형상으로 형성되어 있다. U자 형상의 메모리 스트링이 X 방향 및 Y 방향으로 복수 배열되어 있음으로써, 복수의 메모리 셀(MC)이 X 방향, Y 방향 및 Z 방향으로 3차원적으로 형성되어 있다.
다음에, 도 2의 (b)를 참조하여, 계단 형상 콘택트 영역(3)의 구조에 대해 설명한다.
복수의 도전층(WL)과 복수의 절연층(25)의 적층체의 일부는 계단 형상 콘택트 영역(3)에서 계단 형상으로 가공되어 있다. 그 계단 구조부는 스토퍼막(51)으로 덮이고, 그 스토퍼막(51) 위에 층간 절연막(52, 53)이 형성되어 있다. 예를 들어, 스토퍼막(51)은 실리콘 질화막이며, 층간 절연막(52, 53)은 실리콘 산화막이다.
층간 절연막(52, 53) 및 스토퍼막(51)에는, 그것들을 관통하여 대응하는 각 단의 도전층(WL)에 도달하는 복수의 콘택트 홀이 형성되고, 각 콘택트 홀 내에 워드선용 콘택트 플러그(68)가 형성되어 있다. 또한, 도 2의 (b)에는, 도면을 보기 쉽게 하기 위해, 예를 들어 아래에서부터 2번째층의 도전층(WL)과 접속된 콘택트 플러그(68)만 도시하고 있지만, 각 단의 도전층(WL)이 각각 콘택트 플러그(68)와 접속된다.
절연층(53) 위에는 절연층(54)을 개재하여 워드선(77)이 형성되어 있다. 콘택트 플러그(68)는 그 위에 형성된 콘택트 플러그(76)를 통해 워드선(77)과 접속되어 있다.
계단 형상 콘택트 영역(3)에 있어서의 각 단의 도전층(WL)은 메모리 셀 어레이 영역(2)에 있어서의 대응하는 각 층의 도전층(WL)과 일체로 형성되어 있다. 따라서, 메모리 셀 어레이의 각 도전층(WL)은 콘택트 플러그(68, 76)를 통해 대응하는 각 워드선(77)과 전기적으로 접속되어 있다.
계단 형상 콘택트 영역(3)에 있어서의 금속 실리사이드층(65) 및 백 게이트(BG)는 메모리 셀 어레이 영역(2)에 있어서의 금속 실리사이드층(65) 및 백 게이트(BG)와 일체로 형성되어 있다. 그리고, 계단 형상 콘택트 영역(3)에 있어서의 금속 실리사이드층(65) 및 백 게이트(BG)는 콘택트 플러그(69)를 통해 도시하지 않은 상층 배선과 전기적으로 접속되어 있다. 콘택트 플러그(69)는 절연층(53, 52), 스토퍼막(51), 절연층(25) 및 백 게이트(BG)를 관통하여 금속 실리사이드층(65)에 도달하는 콘택트 홀 내에 형성되어 있다.
또한, 드레인측 선택 게이트(DSG)는 계단 형상 콘택트 영역(3)에 있어서의 최상층의 도전층(WL) 위로 인출되고, 그 부분은 콘택트 플러그(71, 74)를 통해 상층 배선(75)과 전기적으로 접속되어 있다. 마찬가지로, 소스측 선택 게이트(SSG)는, 계단 형상 콘택트 영역(3)에 있어서의 최상층의 도전층(WL) 위로 인출되고, 그 부분은 콘택트 플러그(71, 74)를 통해 상층 배선(75)과 전기적으로 접속되어 있다.
다음에, 도 2의 (c)를 참조하여, 배선 영역(4)의 구조에 대해 설명한다.
배선 영역(4)에도, 전술한 복수의 도전층(WL)과 복수의 절연층(25)의 적층체가 형성되어 있다. 그 적층체 아래에는 패드(66)가 형성되어 있다. 이 패드(66)는 배선 영역(4)에 형성된 백 게이트(BG)를 패터닝한 것이다. 따라서, 패드(66)는 메모리 셀 어레이 영역(2) 및 계단 형상 콘택트 영역(3)에 형성된 백 게이트(BG)와 동일한 재료이며, 동일한 두께를 갖는다. 백 게이트(BG) 아래에 적층되어 있는 금속 실리사이드층(65)도 배선 영역(4)에서는 패드 형상으로 패터닝되어 있다.
배선 영역(4)에 있어서, 백 게이트(BG) 및 금속 실리사이드층(65)이 제거된 부분에는 절연층(49)이 형성된다. 따라서, 배선 영역(4)에 있어서의 패드(66) 및 그 아래의 금속 실리사이드층(65)은 메모리 셀 어레이 영역(2) 및 계단 형상 콘택트 영역(3)의 백 게이트(BG) 및 금속 실리사이드층(65)에 대해, 절연층(49)을 개재하여 분단되어 있다
전술한 트랜지스터(Tr)와 접속된 배선(63)은 배선 영역(4)으로까지 연장되어 있다. 그 배선(63) 위에는 절연층(48)이 형성되고, 그 절연층(48) 위에 금속 실리사이드층(65) 및 패드(66)가 형성되어 있다. 배선(63)은 절연층(48)을 관통하여 형성된 콘택트 플러그(64)를 통해 금속 실리사이드층(65)과 접속되어 있다.
배선 영역(4)의 금속 실리사이드층(65) 위에는 상기 적층체를 관통하는 콘택트 플러그(67)가 형성되어 있다. 배선 영역(4)에 있어서의 상기 적층체 위에도 전술한 스토퍼막(51), 층간 절연막(52 내지 53)이 형성되어 있다. 콘택트 플러그(67)는 층간 절연막(53, 52), 스토퍼막(51), 상기 적층체 및 패드(66)를 관통하여 금속 실리사이드층(65)에 도달한다. 혹은, 콘택트 플러그(67)의 하단부는 금속 실리사이드층(65)에 도달하지 않고, 패드(66)에 머물러 있어도 된다. 패드(66) 및 그 아래의 금속 실리사이드층(65)의 평면 크기는 접속 대상인 배선(63) 및 비트선(BL)의 선 폭보다도 평면 크기가 크다.
비트선(BL)은 배선 영역(4)으로도 연장되어 있다. 즉, 배선 영역(4)에 있어서의 콘택트 플러그(67) 및 층간 절연막(53) 위에 층간 절연막(54)을 개재하여 비트선(BL)이 형성되어 있다. 그리고, 콘택트 플러그(67)의 상단부는 층간 절연막(54)을 관통하는 콘택트 플러그(78)를 통해 비트선(BL)과 접속되어 있다. 도 2의 (c)에 도시하는 콘택트 구조는 비트선(BL)의 개수에 대응하여 복수 형성되어 있다.
따라서, 각 비트선(BL)은 콘택트 플러그(78, 67), 패드(66), 금속 실리사이드층(65), 콘택트 플러그(64), 및 배선(63)을 통해 감지 증폭기(6)를 구성하는 트랜지스터(Tr)와 전기적으로 접속되어 있다.
콘택트 플러그(67)와 배선 영역(4)의 적층체 사이에는, 예를 들어 실리콘 산화물 등의 절연물(50)이 형성되고, 콘택트 플러그(67)와, 상기 적층체의 도전층(WL)은 전기적으로 절연되어 있다.
배선 영역(4)의 상기 적층체에 있어서의 도전층(WL)은 메모리 셀 어레이 영역(2) 및 계단 형상 콘택트 영역(3)의 도전층(WL), 다른 배선 등의 도전 부분과 전기적으로 접속되어 있지 않은 더미층으로서 형성되어 있다. 배선 영역(4)도 포함한 기판(11)의 전체면에 상기 적층체를 형성함으로써, 기판(11) 위에 큰 단차가 형성되지 않는다. 이에 의해, 프로세스가 용이해짐과 함께, 구조상의 결함도 억제된다.
전술한 구조의 메모리 셀은 기판 표면에 채널을 형성하는 구조가 아니다. 따라서, 기판(11)의 표면에 주변 회로를 형성하고, 그 위에 메모리 셀 어레이를 형성할 수 있다. 즉, 메모리 셀 어레이와 주변 회로를 평면적으로 분리하여 레이아웃할 필요가 없어, 칩 크기의 소형화를 도모한다.
그 구조의 경우, 기판(11) 표면의 주변 회로와, 적층체 위에 형성된 배선[예를 들어 본 실시 형태에서는 비트선(BL)을 예시]을 전기적으로 접속시킬 필요가 있다. 반도체 디바이스에 있어서의 회로 패턴의 미세화의 진전에 의해, 배선(63) 및 비트선(BL)의 선 폭도 미세화되어 있다. 그들 미세선 폭의 배선끼리를, 적층체를 사이에 두고 콘택트 플러그로 접속하는데 있어서는, 위치의 정렬 어긋남이 발생하기 쉽다. 또한, 기억 용량의 대용량화에 수반하여 적층체의 적층수가 증대하면, 콘택트 홀의 종횡비(직경에 대한 깊이의 비)가 증대한다. 이것으로부터, 적층체를 사이에 두고 위아래에 위치하는 미세선 폭의 배선간을 접속하기 위한 프로세스 난이도는 높아진다.
따라서, 본 실시 형태에서는, 전술한 바와 같이, 배선(63) 및 비트선(BL)의 선 폭보다도 평면 크기가 큰 패드(66)를 사용하여, 콘택트 플러그(67)와 배선(63)을 접속한다. 패드(66)에 대한 콘택트 플러그(67)의 위치 정렬은 미세선 폭의 배선(63)에 대한 콘택트 플러그(67)의 위치 정렬에 비해 용이해진다.
또한, 패드(66)의 평면 크기에 따라서, 콘택트 플러그(67)의 직경 혹은 굵기도 증대할 수 있으므로, 그 콘택트 플러그(67)의 상단부에 대한 비트선(BL)의 접속도 용이해진다. 또한, 콘택트 플러그(67)의 직경이 커짐으로써 콘택트 홀의 종횡비가 저감되고, 콘택트 홀 내에의 도전재의 매립성도 향상된다.
또한, 패드(66)는 메모리 셀 어레이에 원래 필요한 백 게이트(BG)의 일부를 사용한 것이며, 백 게이트(BG)를 기체(10) 위의 전체면에 형성한 후, 배선 영역(4)의 백 게이트(BG)에 대해 패터닝을 행함으로써 용이하게 얻을 수 있다. 별도 패드를 위한 배선층을 형성하는 경우에 비해 공정수가 적고, 비용도 저감할 수 있다. 또한, 배선 영역(4)의 패드(66)는 메모리 셀 어레이 영역(2)의 백 게이트(BG)와 동일한 계층에 존재하므로, 디바이스의 두께의 증대를 초래하지 않는다. 마스크 패턴의 변경에 의해, 패드(66)의 크기나 레이아웃은 비교적 자유롭게 설계할 수 있다.
백 게이트(BG)로서는, 백 게이트 트랜지스터(BGT)에 있어서의 임계치 제어성의 면에서 실리콘이 사용된다. 따라서, 패드(66)도 실리콘이지만, 본 실시 형태에서는, 패드(66) 아래에 실리콘보다도 저저항의 금속 실리사이드층(65)을 형성하고 있다. 그리고, 콘택트 플러그(67)는 패드(66)를 관통하여 금속 실리사이드층(65)에 도달하고 있다. 이에 의해, 콘택트 플러그(67)와 배선(63) 사이의 저항을 저감시킬 수 있다.
또한, 금속 실리사이드층(65)은 배선 영역(4)의 패드(66) 아래뿐만 아니라, 메모리 셀 어레이에 있어서의 백 게이트(BG) 아래에도 형성되므로, 백 게이트(BG)의 저저항화도 도모된다.
다음에, 도 5 내지 도 19를 참조하여, 본 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대해 설명한다. 그들 각 도면에 있어서의 (a), (b), (c)는 각각 전술한 도 2의 (a), (b), (c)의 단면에 대응한다.
우선, 도 5의 (a) 내지 (c)에 도시한 바와 같이, 기판(예를 들어 실리콘 기판)(11)의 표면에, 주변 회로를 구성하는 트랜지스터(Tr)를 형성한다. 구체적으로는, 소자 분리 영역(43), 소스 영역, 드레인 영역, 게이트 절연막(42), 게이트 전극(41) 등이 리소그래피법, RIE(Reactive Ion Etching)법, 이온 주입법 등을 사용하여 형성된다.
다음에, 기판(11) 위에 층간 절연막(45, 46)을 퇴적하고, 층간 절연막(45)에 콘택트 홀을, 층간 절연막(46)에 배선 홈을 형성한다. 그 후, 콘택트 홀 및 배선 홈에 도전재를 퇴적하고, 층간 절연막(46) 위의 도전재를 예를 들어 CMP(Chemical Mechanical Polishing)법에 의해 제거한다. 이에 의해, 콘택트 플러그(44) 및 배선(61)이 동시에 형성된다. 콘택트 플러그(44) 및 배선(61)은, 예를 들어 콘택트 홀 또는 배선 홈의 내벽측으로부터 차례로 형성된 티타늄막, 질화티타늄막, 텅스텐막을 갖는다.
다음에, 층간 절연막(46) 위에 층간 절연막(47)을 퇴적하고, 상기와 마찬가지로 하여 콘택트 플러그(62) 및 배선(63)을 형성한다. 콘택트 플러그(62)는 배선(61)과 접속되고, 배선(63)은 콘택트 플러그(62)와 접속된다. 또한, 배선은 2층 구조에 한하지 않고, 1층이어도 되고, 혹은 필요에 따라서 층수를 더 늘리는 것도 가능하다.
다음에, 도 6의 (a) 내지 (c)에 도시한 바와 같이, 배선(63) 및 층간 절연막(47) 위에 층간 절연막(48)을 퇴적한다. 그 후, 배선 영역(4)의 층간 절연막(48)에 콘택트 홀을 형성하고, 그 콘택트 홀 내에 콘택트 플러그(64)를 형성한다. 콘택트 플러그(64)는, 예를 들어 콘택트 홀의 내벽측으로부터 차례로 형성된 티타늄막, 질화티타늄막, 텅스텐막을 갖는다.
다음에, 층간 절연막(48) 위에 금속 실리사이드층(65)과 백 게이트(BG)를 순서대로 퇴적한다. 예를 들어, 금속 실리사이드층(65)은 텅스텐 실리사이드층이며, 백 게이트(BG)는 실리콘층이다. 금속 실리사이드층(65)과 백 게이트(BG)의 적층체는, 메모리 셀 어레이 영역(2), 계단 형상 콘택트 영역(3) 및 배선 영역(4)을 포함하는 기판(11)의 전체면에 걸쳐서 형성된다.
다음에, 도 7의 (a)에 도시한 바와 같이, 메모리 셀 어레이 영역(2)의 백 게이트(BG)에 오목부(82)를 형성한 후, 그 오목부(82) 내에 희생막(83)을 매립한다. 백 게이트(BG) 위의 희생막(83)은, 예를 들어 CMP법 또는 RIE법으로 제거한다. 희생막(83)은, 예를 들어 실리콘 질화막이다.
또한, 도 7의 (c)에 도시한 바와 같이, 배선 영역(4)의 백 게이트(BG) 및 금속 실리사이드층(65)을 리소그래피법과 RIE법에 의해 패터닝한다. 이에 의해, 배선 영역(4)에 백 게이트(BG)의 일부인 패드(66)와, 그 아래에 적층된 패드 형상의 금속 실리사이드층(65)이 형성된다. 패드(66) 및 그 아래의 금속 실리사이드층(65)은 콘택트 플러그(64)를 통해 배선(63)과 전기적으로 접속된다.
백 게이트(BG) 및 금속 실리사이드층(65)이 선택적으로 제거된 부분에는 층간 절연막(49)이 형성된다. 따라서, 배선 영역(4)의 패드(66) 및 금속 실리사이드층(65)은 메모리 셀 어레이 영역(2) 및 계단 형상 콘택트 영역(3)의 백 게이트(BG) 및 금속 실리사이드층(65)과는 전기적으로 절연된다.
다음에, 도 8의 (a) 내지 (c)에 도시한 바와 같이, 백 게이트(BG) 위에 절연층(25)과 도전층(WL)을 교대로 복수 적층한다. 절연층(25)과 도전층(WL)의 적층체는, 메모리 셀 어레이 영역(2), 계단 형상 콘택트 영역(3) 및 배선 영역(4)을 포함하는 기판(11)의 전체면에 걸쳐서 형성된다.
예를 들어 4층의 도전층(WL)을 포함하는 적층체를 적층한 후, 그 적층체를 관통하여 희생막(83)에 도달하는 홀(84)을 형성한다. 그리고, 그 홀(84) 내에 희생막(85)으로서 예를 들어 실리콘 질화막을 매립한다. 이 일련의 공정을 한번 더 반복함으로써, 예를 들어 8층의 도전층(WL)을 포함하는 적층체에, 백 게이트(BG)의 희생막(83)에 도달하는 홀(84)이 형성된 구조를 얻을 수 있다. 층수를 더 늘리는 경우에는, 상기 일련의 공정을 다시 반복하면 된다.
다음에, 예를 들어 열인산 용액을 사용하여, 희생막(84) 및 희생막(83)을 제거한다. 이에 의해, 도 9의 (a)에 도시한 바와 같이, 메모리 셀 어레이 영역(2)의 적층체에 U자 형상의 메모리 홀(MH)이 형성된다.
다음에, 예를 들어 희불산 처리에 의해 메모리 홀(MH)의 내벽면을 청정화한 후, 도 10의 (a)에 도시한 바와 같이, 메모리 홀(MH)의 내벽에 메모리막(30)을 형성한다. 또한, 메모리 홀(MH) 내에 있어서의 메모리막(30)의 내측에 채널 보디(20)가 되는 실리콘막을 형성한다. 이때, 메모리 홀(MH) 내부가 실리콘막에 의해 완전히 매립되지 않고, 메모리 홀(MH) 내에 공동이 남도록 실리콘막을 형성하는 것이 바람직하다. 이에 의해, 채널 보디(20)의 막 두께는 메모리 홀(MH)의 구멍 직경의 편차에 따르지 않고, 실리콘막의 퇴적막 두께로 규정된다. 그 후, 실리콘막의 표면을 산화한 후, 메모리 홀(MH) 내의 나머지 공동 부분에, 예를 들어 CVD(chemical vapor deposition)법으로 실리콘 산화막을 매립한다.
다음에, 도 11의 (b)에 도시한 바와 같이, 계단 형상 콘택트 영역(3)의 적층체를 계단 형상으로 가공한다. 구체적으로는, 적층체 상면에 형성한 레지스트막의 평면 크기를 슬리밍하는 공정과, 그 레지스트막으로 덮여 있지 않은 부분의 도전층(WL) 및 그 아래의 절연층(25)을 각각 1층씩 RIE하는 공정을 반복함으로써, 도 11의 (b)에 도시하는 계단 구조를 형성한다.
다음에, 도 12의 (b)에 도시한 바와 같이, 계단 구조를 스토퍼막(51)으로 덮고, 그 위에 층간 절연막(52)을 퇴적하여, 층간 절연막(52)의 상부를 예를 들어 CMP법에 의해 평탄화한다. 예를 들어, 스토퍼막(51)은 실리콘 질화막이고, 층간 절연막(52)은 실리콘 산화막이다. 스토퍼막(51)은 메모리 셀 어레이 영역(2)의 적층체 위 및 배선 영역(4)의 적층체 위에도 형성되어 남게 된다.
다음에, 도 13의 (a)에 도시한 바와 같이, 메모리 셀 어레이 영역(2)의 적층체에 슬릿을 형성하여 적층체를 복수의 블록으로 분단한다. 그 후, 슬릿의 측벽에 금속(예를 들어 코발트)막을 예를 들어 CVD법으로 형성하고, 열처리를 행한다. 이에 의해, 도전층(WL)에 있어서의 슬릿에 면하는 부분에 금속 실리사이드가 형성된다. 그 후, 금속막의 미반응 부분을, 예를 들어 황산과 과산화수소수 혼합액을 사용하여 제거하고, 슬릿 내에 절연물(예를 들어 실리콘 질화막)(81)을 매립한다.
그 후, 메모리 셀 어레이 영역(2), 계단 형상 콘택트 영역(3) 및 배선 영역(4)의 적층체 위에 도전층(예를 들어 실리콘층)(86)을 퇴적하고, 메모리 셀 어레이 영역(2)의 도전층(86)을 패터닝하여 라인 형상으로 가공한다. 이 라인 형상으로 가공된 도전층(86)은 드레인측 선택 게이트(DSG) 또는 소스측 선택 게이트(SSG)가 된다.
계단 형상 콘택트 영역(3)의 도전층(86)도 패터닝되어, 최상층의 도전층(WL) 위에 선택적으로 남게 된다. 이 계단 형상 콘택트 영역(3)의 도전층(86)은 메모리 셀 어레이 영역(2)의 도전층(86)[드레인측 선택 게이트(DSG) 또는 소스측 선택 게이트(SSG)]이 연결되어 있다.
도전층(86)이 선택적으로 제거된 부분에는, 도 14의 (a), (b)에 도시한 바와 같이 층간 절연막(52)이 매립된다.
그 후, 도전층(86) 및 층간 절연막(52) 위에 층간 절연막(53)을 퇴적하고, 그 상부를 예를 들어 CMP법으로 평탄화한다. 다음에, 도 14의 (a)에 도시한 바와 같이, 리소그래피법과 RIE법에 의해 U자 형상의 메모리 스트링의 상부에 도달하는 홀(87)을 형성한다.
다음에, 도 15의 (a)에 도시한 바와 같이, 홀(87)의 내벽에 각각 드레인측 선택 트랜지스터(DST), 소스측 선택 트랜지스터(SST)의 게이트 절연막(35, 36)이 되는 예를 들어 실리콘 질화막을 형성한다.
그 후, 홀(87)의 저부의 실리콘 질화막을 예를 들어 희불산 처리에 의해 제거한 후, 홀(87) 내에 선택 트랜지스터의 채널 보디가 되는 반도체막(예를 들어 실리콘막)을 퇴적하고, 상부의 실리콘막을 제거한다.
다음에, 도 16의 (c)에 도시한 바와 같이, 배선 영역(4)에 더미 홀(88)을 형성한다. 더미 홀(88)은 배선 영역(4)에 있어서의 층간 절연막(53, 86), 스토퍼막(51), 및 그 아래의 적층체를 관통하여 패드(66)에 도달한다.
다음에, 도 17의 (c)에 도시한 바와 같이, 더미 홀(88) 내에 절연물(예를 들어 실리콘 산화막)(50)을 매립한다.
다음에, 도 18의 (c)에 도시한 바와 같이, 절연물(50) 및 패드(66)를 관통하여 금속 실리사이드층(65)에 도달하는 콘택트 홀(89)을 예를 들어 RIE법으로 형성한다. 또한, 도 18의 (b)에 도시한 바와 같이, 계단 형상 콘택트 영역(3)에 콘택트 홀(90 내지 92)을 예를 들어 RIE법으로 형성한다. 콘택트 홀(90)은 층간 절연막(53, 52) 및 스토퍼막(51)을 관통하여 대응하는 각 단의 도전층(WL)에 도달한다. 도면에는 1개의 콘택트 홀(90)만 도시하였지만, 도전층(WL)의 층수에 대응한 복수의 콘택트 홀(90)이 일괄 형성된다. 이때, 층간 절연막(52)과는 다른 재료의 스토퍼막(51)은 복수의 콘택트 홀(90) 사이에서의 도전층(WL)에 도달하는 속도의 편차를 완화시킨다. 이에 의해, 상대적으로 얕은 콘택트 홀(90)의 과잉 에칭이 억제된다.
콘택트 홀(91)은 층간 절연막(53, 52), 스토퍼막(51), 절연층(25) 및 백 게이트(BG)를 관통하여 금속 실리사이드층(65)에 도달한다.
또한, 도 18의 (a)에 도시한 바와 같이, 메모리 셀 어레이 영역(2)에 있어서의 층간 절연막(53)에 배선 홈(93)이 형성된다.
다음에, 각 콘택트 홀(89 내지 92) 내에, 도 19의 (b), (c)에 도시한 바와 같이, 각각 콘택트 플러그(67, 68, 69, 71)가 매립된다. 또한, 메모리 셀 어레이 영역(2)에 있어서의 홀(87) 내에 콘택트 플러그(72)가 배선 홈(93) 내에 소스선(SL)이 매립된다.
콘택트 플러그(67, 68, 69, 71, 72) 및 소스선(SL)은 동시에 형성된다. 콘택트 플러그(67, 68, 69, 71, 72) 및 소스선(SL)은 홀 또는 홈의 내벽측으로부터 차례로 형성된, 예를 들어 티타늄막과 질화티타늄막과 텅스텐막을 갖는다.
다음에, 도 2에 도시한 바와 같이, 층간 절연막(53) 위에 층간 절연막(54)을 퇴적하고, 콘택트 플러그(73, 74, 76, 78), 비트선(BL), 배선(75), 워드선(77)을 형성한다. 메모리 스트링의 상단부는 콘택트 플러그(72, 73)를 통해 비트선(BL)과 접속된다. 비트선(BL)은 배선 영역(4)에 형성된 콘택트 플러그(78, 67), 패드(66), 금속 실리사이드층(65), 콘택트 플러그(64), 배선(63), 콘택트 플러그(62), 배선(61), 및 콘택트 플러그(44)를 통해 기판(11) 표면에 형성된 감지 증폭기(6)와 접속된다.
드레인측 선택 게이트(DSG)는 콘택트 플러그(71, 74)를 통해 배선(75)과 접속된다. 소스측 선택 게이트(SSG)는 콘택트 플러그(71, 74)를 통해 배선(75)과 접속된다. 각 도전층(WL)은 콘택트 플러그(68, 76)를 통해 워드선(77)과 접속된다.
콘택트 플러그(67)는, 도 21에 도시한 바와 같이, 계단 형상 콘택트 영역(3)의 백 게이트(BG)와 접속된 콘택트 플러그(69)와 접속되어 있어도 된다. 즉, 백 게이트(BG)는 콘택트 플러그(69), 상기 적층체 위에 형성된 배선(99), 배선 영역(4)의 콘택트 플러그(67), 패드(66), 적층체 아래에 형성된 배선(63) 등을 통해 기판(11)의 표면에 형성된 주변 회로와 전기적으로 접속된다.
혹은, 도 22에 도시한 바와 같이, 계단 형상 콘택트 영역(3)의 백 게이트(BG) 및 그 아래의 금속 실리사이드층(65)은 계단 형상 콘택트 영역(3)에 있어서의 적층체 아래에 형성된 플러그(98)를 통해 하층의 배선(97)과 접속되어 있어도 된다. 즉, 백 게이트(BG)는 금속 실리사이드층(65), 플러그(98), 배선(97) 등을 통해 기판(11)의 표면에 형성된 주변 회로와 전기적으로 접속된다.
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대해 설명하였다. 그러나, 본 발명은 그들에 한정되는 것은 아니며, 본 발명의 기술적 사상에 기초하여 다양한 변형이 가능하다.
메모리 스트링은 U자 형상에 한하지 않고, 도 20에 도시한 바와 같이 I자 형상이어도 된다. 도 20에는 도전 부분만을 도시하고, 절연 부분의 도시는 생략하고 있다. 이 구조에서는, 기체(10) 위에 소스선(SL)이 형성되고, 그 위에 소스측 선택 게이트(또는 하부 선택 게이트)(SSG)가 형성되고, 그 위에 복수의 도전층(WL)이 형성되고, 최상층의 도전층(WL)과 비트선(BL) 사이에 드레인측 선택 게이트(또는 상부 선택 게이트)(DSG)가 형성되어 있다.
전술한 실시 형태에서는, 복수의 도전층[소스선(SL), 드레인측 선택 게이트(DSG), 소스측 선택 게이트(SSG), 도전층(WL), 백 게이트(BG)]을 포함하여 메모리 스트링이 형성되는 적층체에 있어서의 최하층의 도전층인 백 게이트(BG)의 일부를 배선 영역(4)에 있어서의 패드(66)로서 이용하였다. 도 20에 도시하는 구조의 경우도 마찬가지로, 최하층의 도전층인 소스선(SL)의 일부를 배선 영역(4)에 있어서의 패드로서 사용할 수 있다.
2: 메모리 셀 어레이 영역
3: 계단 형상 콘택트 영역
4: 배선 영역
5: 로우 디코더
6: 감지 증폭기
10: 기체
11: 기판
20: 채널 보디
25: 절연층
30: 메모리막
63: 배선
65: 금속 실리사이드층
66: 패드
67: 콘택트 플러그
WL: 도전층
BG: 백 게이트

Claims (16)

  1. 반도체 기억 장치로서,
    기판과, 상기 기판의 표면에 형성된 주변 회로를 갖는 기체와,
    상기 기체 위에 각각 교대로 적층된 복수의 도전층과 복수의 절연층을 갖는 적층체와,
    상기 적층체를 관통하여 최하층의 상기 도전층에 도달하는 메모리 홀의 내벽에 형성된 전하 축적막을 포함하는 메모리막과,
    상기 메모리 홀 내에 있어서의 상기 메모리막의 내측에 형성된 채널 보디와,
    상기 적층체 아래에 형성되고, 상기 메모리막 및 상기 채널 보디가 형성된 메모리 셀 어레이 영역의 외측에 레이아웃된 배선 영역에 있어서의 최하층의 상기 도전층과, 상기 주변 회로를 전기적으로 접속하는 배선과,
    상기 배선 영역의 상기 적층체를 관통하여 상기 배선 영역의 상기 최하층의 도전층에 도달하는 콘택트 플러그를 구비한 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 콘택트 플러그 및 상기 배선과 접속된 상기 배선 영역의 최하층의 도전층과, 상기 메모리 셀 어레이 영역의 최하층의 도전층은, 그들 양자 사이에 개재된 층간 절연층에 의해 분단되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 콘택트 플러그 및 상기 배선과 접속된 상기 배선 영역의 최하층의 도전층은 상기 배선의 선 폭보다도 평면 크기가 큰 패드로서 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 기체 위에 형성되고, 상기 최하층의 도전층 아래에서 상기 최하층의 도전층에 대해 적층된, 금속을 포함하는 층을 더 구비한 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 최하층의 도전층은 실리콘층이며, 상기 금속을 포함하는 층은 금속 실리사이드층인 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 콘택트 플러그는 상기 최하층의 도전층을 관통하여 상기 금속을 포함하는 층에 도달하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 콘택트 플러그와, 상기 배선 영역의 상기 적층체와의 사이에 형성된 절연물을 더 구비한 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 적층체 위에서 상기 채널 보디와 접속된 비트선을 더 구비하고,
    상기 콘택트 플러그는 상기 적층체 위에서 상기 비트선과 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서, 상기 적층체에 있어서의 상기 메모리 셀 어레이 영역보다 외측의 일부가 계단 형상으로 가공된 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 계단 형상으로 가공된 부분 위에 형성된 층간 절연막과,
    상기 층간 절연막을 관통하여 각각 대응하는 각 단의 상기 도전층에 도달하는 복수의 워드선 콘택트 플러그를 더 구비한 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항에 있어서, 상기 채널 보디는 상기 적층체의 적층 방향으로 연장되는 한 쌍의 기둥 형상부와, 상기 메모리 셀 어레이 영역의 최하층의 도전층에 매립되고, 상기 한 쌍의 기둥 형상부를 연결하는 연결부를 갖는 U자 형상으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 제1항에 있어서, 상기 배선 영역의 상기 적층체에 있어서의 상기 최하층의 도전층 이외의 도전층은 다른 도전 부분과 전기적으로 접속되어 있지 않은 더미층인 것을 특징으로 하는 반도체 기억 장치.
  13. 반도체 기억 장치의 제조 방법으로서,
    기판의 표면에 주변 회로를 형성하는 공정과,
    상기 기판 및 상기 기판의 표면에 형성된 주변 회로를 갖는 기체 위에 복수의 도전층과 복수의 절연층을 각각 교대로 적층하여 적층체를 형성하는 공정과,
    상기 적층체를 관통하여 최하층의 상기 도전층에 도달하는 메모리 홀을 형성하는 공정과,
    상기 메모리 홀의 내벽에 전하 축적막을 포함하는 메모리막을 형성하는 공정과,
    상기 메모리 홀 내에 있어서의 상기 메모리막의 내측에 채널 보디를 형성하는 공정과,
    상기 메모리막 및 상기 채널 보디가 형성된 메모리 셀 어레이 영역의 외측에 레이아웃된 배선 영역에 있어서의 최하층의 상기 도전층을 패터닝하여 패드를 형성하는 공정과,
    상기 적층체 아래에서, 상기 주변 회로와 상기 패드를 접속하는 배선을 형성하는 공정과,
    상기 배선 영역의 상기 적층체를 관통하여 상기 패드에 도달하는 콘택트 홀을 형성하는 공정과,
    상기 콘택트 홀 내에 콘택트 플러그를 형성하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  14. 제13항에 있어서, 상기 기판 위에 금속을 포함하는 층을 형성하는 공정을 더 구비하고,
    상기 금속을 포함하는 층 위에 상기 적층체에 있어서의 상기 최하층의 도전층을 적층하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  15. 제14항에 있어서, 상기 콘택트 홀을 상기 패드를 관통시켜 상기 금속을 포함하는 층에 도달하여 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  16. 제13항에 있어서, 상기 배선 영역의 상기 적층체를 관통하여 상기 패드에 도달하는 더미 홀을 형성하는 공정과, 상기 더미 홀 내에 절연물을 매립하는 공정을 더 구비하고,
    상기 콘택트 홀을, 상기 절연물 내를 관통시켜 상기 패드에 도달하여 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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