KR20200145102A - 수직형 반도체 소자 - Google Patents

수직형 반도체 소자 Download PDF

Info

Publication number
KR20200145102A
KR20200145102A KR1020190073611A KR20190073611A KR20200145102A KR 20200145102 A KR20200145102 A KR 20200145102A KR 1020190073611 A KR1020190073611 A KR 1020190073611A KR 20190073611 A KR20190073611 A KR 20190073611A KR 20200145102 A KR20200145102 A KR 20200145102A
Authority
KR
South Korea
Prior art keywords
pattern
insulating layer
contact plug
layer
channel
Prior art date
Application number
KR1020190073611A
Other languages
English (en)
Inventor
천지성
백석천
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190073611A priority Critical patent/KR20200145102A/ko
Priority to US16/752,141 priority patent/US11600632B2/en
Priority to CN202010227760.1A priority patent/CN112117279A/zh
Publication of KR20200145102A publication Critical patent/KR20200145102A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H01L27/11524—
    • H01L27/11556—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

수직형 반도체 소자는, 기판 상부면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 패턴들을 포함하는 제1 구조물이 구비될 수 있다. 상기 제1 구조물과 연결되고, 각 층의 상기 게이트 패턴들과 전기적으로 연결되는 패드 패턴들을 포함하는 제2 구조물이 구비될 수 있다. 상기 게이트 패턴들을 관통하여 상기 수직 방향으로 연장된 채널 구조물이 구비될 수 있다. 상기 제2 구조물을 관통하여 상기 수직 방향으로 연장되고, 한 층의 패드 패턴과 전기적으로 연결되면서 상기 연결되는 패드 패턴 이외의 다른 층의 게이트 패턴과는 절연되는 제1 콘택 플러그를 포함할 수 있다. 상기 채널 구조물의 측벽 및 제1 콘택 플러그의 측벽에는 각각 적어도 1개의 절곡부를 포함할 수 있다.

Description

수직형 반도체 소자{VERTICAL MEMORY DEVICES}
본 발명은 수직형 반도체 소자에 관한 것이다. 보다 상세하게는, 배선 구조를 포함하는 수직형 반도체 소자에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 반도체 소자가 개발되고 있다. 상기 수직형 반도체 소자에 포함되는 상기 메모리 셀들의 적층 수가 증가되면서, 상기 메모리 셀들 및 이들을 연결하는 배선 구조물을 형성하는 것이 용이하지 않다.
본 발명의 일 과제는 배선 구조를 갖는 수직형 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상부면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 패턴들을 포함하는 제1 구조물이 구비될 수 있다. 상기 제1 구조물과 연결되고, 각 층의 상기 게이트 패턴들과 전기적으로 연결되는 패드 패턴들을 포함하는 제2 구조물이 구비될 수 있다. 상기 게이트 패턴들을 관통하여 상기 수직 방향으로 연장된 채널 구조물이 구비될 수 있다. 상기 제2 구조물을 관통하여 상기 수직 방향으로 연장되고, 한 층의 패드 패턴과 전기적으로 연결되면서 상기 연결되는 패드 패턴 이외의 다른 층의 게이트 패턴과는 절연되는 제1 콘택 플러그를 포함할 수 있다. 상기 채널 구조물의 측벽 및 제1 콘택 플러그의 측벽에는 각각 적어도 1개의 절곡부를 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에 회로 패턴이 구비될 수 있다. 상기 회로 패턴 상에 베이스 패턴 및 베이스 절연막이 구비될 수 있다. 상기 베이스 패턴 상에, 상기 기판 상부면에 수직한 수직 방향을 따라 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 패턴들을 포함하는 제1 구조물이 구비될 수 있다. 상기 제1 구조물과 연결되고, 각 층의 상기 게이트 패턴들과 전기적으로 연결되는 패드 패턴들을 포함하는 제2 구조물이 구비될 수 있다. 상기 게이트 패턴들을 관통하여 상기 수직 방향으로 연장된 채널 구조물이 구비될 수 있다. 상기 제2 구조물을 관통하여 상기 수직 방향으로 연장되고, 한 층의 패드 패턴과 상기 회로 패턴을 전기적으로 연결하는 제1 콘택 플러그이 포함될 수 있다. 상기 채널 구조물의 상부면 및 제1 콘택 플러그의 상부면은 실질적으로 동일한 평면에 위치할 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상부면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 패턴들을 포함하는 제1 구조물이 구비될 수 있다. 상기 제1 구조물과 연결되고, 각 층의 상기 게이트 패턴들과 전기적으로 연결되는 패드 패턴들을 포함하는 제2 구조물이 구비될 수 있다. 상기 게이트 패턴들을 관통하여 상기 수직 방향으로 연장된 채널 구조물이 구비될 수 있다. 상기 제2 구조물을 관통하여 상기 수직 방향으로 연장되고, 한 층의 패드 패턴과 전기적으로 연결되면서 상기 연결되는 패드 패턴 이외의 다른 층의 게이트 패턴과는 절연되는 제1 콘택 플러그가 구비될 수 있다. 상기 제2 구조물과 이격되고, 절연 물질을 포함하는 제3 구조물이 구비될 수 있다. 상기 제3 구조물을 관통하여 상기 수직 방향으로 연장되는 제2 콘택 플러그를 포함할 수 있다. 상기 채널 구조물의 상부면 및 제1 및 제2 콘택 플러그의 상부면은 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예들에 따르면, 간단한 배선 구조를 갖는 수직형 반도체 소자를 제공할 수 있다.
도 1 및 도 3은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도 및 단면도들이다.
도 4A, 4B, 4C는 각각 채널 구조물들의 하부의 일 예를 나타내는 단면도들이다.
도 5 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 25 내지 도 30은 예시적인 실시예에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 31은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 32 및 도 33은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 34는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 35 내지 도 39는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 40은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 41 및 도 42는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 및 도 3은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도 및 단면도들이다. 도 4A, 4B, 4C는 각각 채널 구조물들의 하부의 일 예를 나타내는 단면도들이다.
도 2는 도 1의 I-I' 및 II-II' 부위의 단면도이고, 도 3은 도 1의 III-III' 부위의 단면도이다.
이하에서는, 상기 기판 상면에 실질적으로 수직한 방향을 수직 방향, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 수직 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 3을 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 형성된 회로 패턴이 구비된다. 상기 기판은 셀 영역(A), 셀 배선 영역(B) 및 관통 배선 영역(C)을 포함할 수 있다. 상기 회로 패턴 상에서, 상기 셀 영역(A)에는 채널 구조물(190)이 구비되고, 셀 배선 영역(B)에는 제1 콘택 플러그(202a)가 구비되고, 상기 관통 배선 영역(C)에는 제2 콘택 플러그(202b)가 구비될 수 있다. 상기 제1 및 제2 콘택 플러그(202a, 202b)의 각각은 상기 회로 패턴들과 전기적으로 연결될 수 있다. 상기 수직형 반도체 소자는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 메모리 셀을 구동시키는 주변 회로들이 상기 메모리 셀의 아래에 위치할 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 회로 패턴은 하부 트랜지스터들(104), 하부 콘택 플러그들(106), 하부 배선들(108) 등을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 콘택 플러그(106) 및 하부 배선(108)은 다층으로 형성될 수 있다.
상기 기판(100) 상에는 상기 회로 패턴들을 덮는 하부 층간 절연막(110)이 구비될 수 있다. 상기 하부 콘택 플러그들(106)은 상기 하부 트랜지스터(104)의 불순물 영역들(104a) 및/또는 게이트(104b)와 접촉할 수 있다.
상기 하부 배선들(108)은 하부 패드(108a)를 포함할 수 있다. 예시적인 실시예에서, 상기 하부 패드(108a)는 최상부에 위치하는 하부 배선일 수 있다. 상기 하부 패드(108a)의 상기 제1 및 제2 콘택 플러그(202a, 202b)의 저면과 직접 접촉될 수 있다.
상기 하부 층간 절연막(110) 상에는 베이스 패턴들(112)이 구비될 수 있다. 예시적인 실시예들에 있어서, 상기 베이스 패턴들(112)은 셀 영역의 하부에 위치할 수 있다. 상기 베이스 패턴들(112)은 예를 들어, 폴리실리콘층 또는 단결정 실리콘층을 포함할 수 있다.
상기 하부 층간 절연막(110) 상에서, 상기 베이스 패턴들(112) 사이에 베이스 절연막(114)이 구비될 수 있다. 상기 제1 및 제2 콘택 플러그(202a, 202b)가 관통하는 부위에는 상기 베이스 절연막(114)이 배치될 수 있다. 즉, 상기 제1 및 제2 콘택 플러그(202a, 202b)의 측벽은 상기 베이스 절연막(114)과 접촉할 수 있다. 상기 베이스 절연막(114)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 셀 영역의 상기 베이스 패턴(112) 상에는 제1 절연막(120) 및 도전 패턴과 제2 절연막(150) 및 도전 패턴들이 반복 적층된 제1 구조물이 구비될 수 있다. 상기 제1 구조물 상에는 제3 층간 절연막(172)이 구비될 수 있다. 상기 도전 패턴들은 게이트 패턴(230)으로 제공될 수 있다.
상기 게이트 패턴(230)은 금속 물질을 포함할 수 있다. 예를들어, 상기 게이트 패턴(230)은 텅스텐을 포함할 수 있다.
상기 제3 층간 절연막(172)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 층간 절연막(172)은 TEOS 물질을 포함할 수 있다.
상기 제1 구조물 및 제3 층간 절연막(172)을 관통하여 제1 방향으로 연장되는 제2 트렌치(210b)가 구비될 수 있다. 따라서, 복수의 제1 구조물은 제2 트렌치(210b)에 의해 서로 구분될 수 있다. 상기 제2 트렌치(210b)의 저면에는 상기 베이스 패턴(112) 또는 베이스 절연막(114)이 노출될 수 있다.
상기 게이트 패턴들(230) 각각은 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL) 중 하나로 제공될 수 있다.
상기 제3 층간 절연막(172) 및 제1 구조물을 관통하여 상기 베이스 패턴(112)의 상부면까지 연장되는 채널홀이 구비되고, 상기 채널홀 내부에 채널 구조물(190)이 구비될 수 있다. 따라서, 상기 채널 구조물(190)은 상기 베이스 패턴(112)의 상부면과 접촉할 수 있다.
상기 메모리 셀은 상기 채널 구조물(190) 및 상기 게이트 패턴(230)으로 구성될 수 있다.
예시적인 실시예에서, 도 4A에 도시된 것과 같이, 상기 채널 구조물(190)은 전하 저장 구조물(180), 채널(182) 및 상부 도전 패턴(186)을 포함할 수 있다. 상기 전하 저장 구조물(180)은 상기 채널홀들(176a) 측벽 상에 적층되는 블록킹 패턴(180c), 전하 저장 패턴(180b) 및 터널 절연 패턴(180a)을 포함할 수 있다. 상기 상부 도전 패턴(186)은 상기 채널(182) 상에 구비되고, 상기 채널홀(176a) 상부를 채울 수 있다. 상기 채널(182) 및 상부 도전 패턴(186)은 폴리실리콘을 포함할 수 있다.
일부 예시적인 실시예에서, 도 4B에 도시된 것과 같이, 상기 채널 구조물(190)은 전하 저장 구조물(180), 채널(182), 매립 절연 패턴(184) 및 상부 도전 패턴(186)을 포함할 수 있다. 상기 채널(182)을 실린더 형상을 갖도록 형성될 수 있다. 또한, 상기 매립 절연 패턴(184)은 상기 채널(182) 상에 구비되어, 상기 채널홀(176a)을 채울 수 있다.
일부 예시적인 실시예에서, 도 4C에 도시된 것과 같이, 상기 베이스 패턴(112) 상에, 상기 채널(182)의 하부의 외측벽을 둘러싸면서 이웃하는 채널들(182)과 상기 베이스 패턴(112)을 전기적으로 연결시키기 위한 채널 연결 패턴(188)이 더 구비될 수 있다.
상기 채널홀(176a)에는 2개의 절곡부를 포함할 수 있다. 따라서, 상기 채널홀(176a) 내에 구비되는 상기 채널 구조물(190)의 측벽에는 2개의 절곡부(b1, b2)를 포함할 수 있다.
상기 채널 구조물(190)의 상부면은 상기 제3 층간 절연막(172) 상부면과 동일한 평면에 위치할 수 있다.
또한, 상기 제3 층간 절연막(172)과 제1 구조물을 관통하여 상기 제1 방향으로 연장되는 제1 트렌치(210a)가 포함될 수 있다. 상기 제1 트렌치(210a)는 상기 제1 구조물 내에 위치됨으로써, 워드 라인 컷팅 영역으로 제공될 수 있다. 상기 제1 트렌치(210a)의 저면에는 상기 베이스 패턴(112) 이 노출될 수 있다.
예시적인 실시예에서, 스트링 선택 라인(SSL) 컷팅 영역으로 제공되는 제3 트렌치(210c)가 더 구비될 수 있다. 상기 제3 트렌치(210c)는 제1 구조물에서 최상부 및 그 하부의 적어도 1층의 게이트 패턴들이 식각되어 형성될 수 있다.
상기 셀 배선 영역(B)의 상기 베이스 절연막(114) 상에는 제1 방향의 가장자리 부위가 계단 형상을 가지는 제2 구조물이 구비될 수 있다. 따라서, 상기 제2 구조물의 제1 방향의 가장자리 부위는 각 층별로 서로 다른 평면을 가질 수 있다.
상기 제2 구조물은 제1 절연막(120), 제2 절연막(150), 도전 패턴들(230b) 및 패드 패턴(230a)이 적층된 구조와 제1 절연막(120), 제2 절연막(150)과 제1 및 제4 희생막(122, 152)이 적층된 구조가 포함될 수 있다. 즉, 제2 구조물의 일부분은 절연막들 사이에 도전 패턴(230b)이 개재되고, 제2 구조물의 나머지 부분은 절연막들 만으로 적층된 구조를 가질 수 있다.
상기 제2 구조물을 덮는 제1 및 제2 층간 절연막(134, 164)이 구비될 수 있다. 상기 제1 층간 절연막(134)은 상기 제2 구조물의 하부 계단을 덮고, 상기 제2 층간 절연막(164)은 상기 제2 구조물의 상부 계단을 덮을 수 있다. 상기 제2 구조물 상에는 상기 제3 층간 절연막(172)이 구비될 수 있다.
상기 제1 및 제2 구조물은 서로 연결된 구조를 가질 수 있다.
복수의 제2 구조물은 상기 제2 트렌치(210b)에 의해 서로 구분될 수 있다. 즉, 상기 제2 트렌치(210b)는 상기 셀 영역(A)으로부터 상기 셀 배선 영역(B)까지 제1 방향으로 연장될 수 있다. 상기 제2 구조물 내부에는 트렌치 또는 개구가 포함되지 않을 수 있다. 즉, 하나의 셀 블록에는 하나의 제2 구조물이 구비될 수 있다.
상기 제1 구조물의 도전 패턴(즉, 게이트 패턴, 230)은 상기 제2 구조물까지 연장되는 형상을 가질 수 있다. 즉, 상기 게이트 패턴(230)은 상기 제2 구조물에 배치되는 상기 도전 패턴(230b)과 연결될 수 있다. 상기 도전 패턴(230b)은 상기 제2 트렌치(210b)와 인접하는 상기 제2 구조물의 제2 방향의 가장자리로 부위로 연장될 수 있다.
또한, 상기 제2 구조물의 계단 부위에는 상기 도전 패턴(230b)과 연결되는 상기 패드 패턴(230a)이 구비될 수 있다. 따라서, 동일한 층의 게이트 패턴들(230)은 상기 도전 패턴(230b) 및 패드 패턴(230a)과 전기적으로 연결되는 구조를 가질 수 있다.
상기 게이트 패턴(230), 도전 패턴(230b) 및 패드 패턴(230a)은 동일한 도전 물질을 포함할 수 있다.
상기 패드 패턴(230a)은 상기 도전 패턴(230b)보다 상기 제2 구조물의 중심으로 향하도록 제2 방향으로 더 돌출되는 형상을 가질 수 있다. 상기 패드 패턴(230a)은 상기 게이트 패턴(230)과 하부의 회로 패턴과 전기적으로 연결되는 제1 콘택 플러그(202a)와 접촉하는 패드로 제공될 수 있다.
예시적인 실시예에서, 각 층의 상기 패드 패턴(230a)의 수직 방향 아래에는 제1 절연막(120), 제2 절연막(150)과 제1 및 제4 희생막(122, 152)이 적층된 구조가 배치될 수 있다. 따라서, 상기 패드 패턴(230a)의 수직 방향 아래의 제2 구조물에는 도전 물질이 배치되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 패드 패턴(230a)은 동일한 층에 형성되는 게이트 패턴들(230)에 비해 상면의 높이가 높고 상대적으로 두꺼운 두께를 가질 수 있다.
상기 제3 층간 절연막(172), 제2 층간 절연막(164), 제1 층간 절연막(134), 제2 구조물, 베이스 절연막(114)을 관통하고 상기 하부 층간 절연막(110)의 상부까지 연장되는 제1 콘택홀(200a)이 구비될 수 있다. 상기 제1 콘택홀(200a)의 저면에는 상기 하부 패드(108a)의 상부면이 노출될 수 있다. 상기 제1 콘택홀(200a)의 내부에는 제1 콘택 플러그(202a)가 구비될 수 있다.
상기 제1 콘택 플러그(202a)의 측벽은 상기 제2 구조물의 패드 패턴(230a)과 접촉하고, 상기 제1 콘택 플러그(202a)의 저면은 상기 하부 패드(108a)의 상부면과 접촉할 수 있다. 따라서, 상기 제1 콘택 플러그(202a)에 의해 상기 각 층의 게이트 패턴들(230)과 하부의 페리 회로들이 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 제1 콘택 플러그(202a)는 금속을 포함할 수 있다. 일 예로, 상기 제1 콘택 플러그(202a)는 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있다. 일 예로, 상기 제1 콘택 플러그(202a)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
상기 제1 콘택홀(200a)에는 2개의 절곡부를 포함할 수 있다. 따라서, 상기 제1 콘택홀(200a) 내에 구비되는 상기 제1 콘택 플러그(202a)의 측벽에는 2개의 절곡부(b1, b2)를 포함할 수 있다.
상기 제1 콘택 플러그(202a)의 상부면은 상기 제3 층간 절연막(172) 상부면과 동일한 평면에 위치할 수 있다.
상기 관통 배선 영역(C)의 상기 베이스 절연막(114) 상에는 제1 절연막(120) 및 제1 희생막(122)과 제2 절연막(150) 및 제4 희생막(152)이 적층된 구조가 포함되는 제3 구조물이 구비될 수 있다. 상기 제3 구조물은 제2 하부 몰드 구조물(132) 및 제2 상부 몰드 구조물(161)을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 구조물에는 도전 물질이 포함되지 않을 수 있다.
상기 제3 구조물을 덮는 상기 제3 층간 절연막(172)이 구비될 수 있다.
즉, 상기 제3 층간 절연막(172)은 상기 제1 내지 제3 구조물 상에 구비될 수 있다.
상기 제3 층간 절연막(172), 제3 구조물, 베이스 절연막(114)을 관통하고 상기 하부 층간 절연막(110)의 상부까지 연장되는 제2 콘택홀(200b)이 구비될 수 있다. 상기 제2 콘택홀(200b)의 저면에는 상기 하부 패드(108a)의 상부면이 노출될 수 있다. 상기 제2 콘택홀(200b)의 내부에는 제2 콘택 플러그(202b)가 구비될 수 있다.
상기 제2 콘택 플러그(202b)의 측벽은 도전 물질과 접촉되지 않고, 상기 제2 콘택 플러그(202b)의 저면은 상기 하부 패드(108a)의 상부면과 접촉할 수 있다. 따라서, 상기 제2 콘택 플러그(202b)에 의해 하부의 페리 회로들과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 제2 콘택 플러그(202b)는 상기 제1 콘택 플러그(202a)와 동일한 금속을 포함할 수 있다.
상기 제2 콘택홀(200b)에는 2개의 절곡부를 포함할 수 있다. 따라서, 상기 제2 콘택홀(200b) 내에 구비되는 상기 제2 콘택 플러그(202b)의 측벽에는 2개의 절곡부(b1, b2)를 포함할 수 있다.
상기 제2 콘택 플러그(202b)의 상부면은 상기 제3 층간 절연막(172) 상부면과 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(190), 제1 콘택 플러그(202a) 및 제2 콘택 플러그(202b)의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
상기 채널 구조물(190), 제1 콘택 플러그(202a) 및 제2 콘택 플러그(202b)에서 하부에 위치하는 제1 절곡부들(b1)은 실질적으로 동일한 평면에 위치할 수 있다. 또한, 상기 채널 구조물(190), 제1 콘택 플러그 및 제2 콘택 플러그에서 상부에 위치하는 제2 절곡부들(b2)은 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 트렌치(210a, 210b) 내부에는 절연 패턴(232)이 구비될 수 있다.
상기 채널 구조물(190), 제1 콘택 플러그(202a), 제2 콘택 플러그(202b), 절연 패턴(232) 및 제3 층간 절연막(172) 상에는 제4 층간 절연막(240)이 구비될 수 있다.
상기 제4 층간 절연막(240)을 관통하여 상기 채널 구조물(190)의 상부 도전 패턴(186)과 접촉하는 제1 상부 콘택(242)이 구비될 수 있다. 상기 제4 층간 절연막(240)을 관통하여 상기 제2 콘택 플러그(202b)와 접촉하는 제2 상부 콘택(254)이 구비될 수 있다.
또한, 상기 제1 상부 콘택(242)과 전기적으로 연결되는 제1 상부 배선(244)과 상기 제2 상부 콘택(254)과 전기적으로 연결되는 제2 상부 배선(256)을 각각 구비될 수 있다. 상기 제1 상부 배선(244)은 비트 라인으로 제공될 수 있다.
예시적인 실시예에서, 상기 제1 콘택 플러그(202a) 상에는 별도의 상부 배선들이 구비되지 않을 수 있다.
예시적인 실시예에서, 상기 제4 층간 절연막(240), 제3 층간 절연막(172), 제2 층간 절연막(164)을 관통하여 상부에 형성된 게이트 패턴(230)과 접촉하는 SSL 콘택(250)이 더 구비될 수 있다. 또한, 상기 SSL 콘택(250)과 접촉하는 제3 상부 배선(252)이 더 구비될 수 있다.
도시하지는 않았지만, 상기 제1 내지 제3 상부 배선들(244, 256, 252)을 덮는 제4 층간 절연막(240)이 더 구비될 수 있다.
도 5 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 18, 20 및 22는 평면도들이다. 도 5-17, 19, 21, 23 및 24는 도 1의 I-I' 부위 및 II-II' 부위의 단면도들이다.
도 5를 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(110)을 형성한다. 상기 기판(100)은 셀 영역(A), 셀 배선 영역(B) 및 관통 배선 영역(C)을 포함할 수 있다.
상기 기판(100)에 트렌치 소자 분리 공정을 수행하여, 상부에 소자 분리 패턴(102)이 형성된 필드 영역과, 소자 분리 패턴(102)이 형성되지 않은 액티브 영역을 형성할 수 있다.
상기 회로 패턴은 하부 트랜지스터들(104), 하부 콘택 플러그들(106), 하부 배선들(108) 등을 포함할 수 있다. 상기 하부 트랜지스터들(104)은 게이트 구조물(104b) 및 불순물 영역들(104a)을 포함할 수 있다. 상기 하부 콘택 플러그들(106)은 상기 게이트 구조물(104b)및/또는 불순물 영역(104a)과 접촉하도록 형성될 수 있다. 상기 하부 배선들(108)은 상기 하부 콘택 플러그들(106)과 전기적으로 연결될 수 있다.
상기 하부 배선들(108) 중에 일부는 이 후에 설명하는 제1 및 제2 콘택 플러그들과 접촉하는 하부 패드(108a)로 제공될 수 있다. 예시적인 실시예에서, 상기 하부 콘택 플러그들(106), 하부 배선들(108)은 다층으로 형성될 수도 있다.
상기 하부 층간 절연막(110) 상에 베이스 패턴들(112)을 형성한다. 상기 베이스 패턴(112)은 예를들어, 폴리실리콘 또는 실리콘을 포함할 수 있다. 또한, 상기 하부 층간 절연막(110) 상에 상기 베이스 패턴들(112) 사이를 채우는 베이스 절연막(114)을 형성한다. 예시적인 실시예에서, 상기 베이스 패턴(112) 및 베이스 절연막(114)의 상부면은 실질적으로 동일한 평면 상에 위치할 수 있다.
상기 베이스 절연막(114)은 상기 제1 및 제2 콘택 플러그들이 형성되는 부위에 형성될 수 있다.
도 6을 참조하면, 상기 베이스 패턴(112) 및 베이스 절연막(114) 상에 제1 절연막(120) 및 제1 희생막(122)을 교대로 반복적으로 적층할 수 있다. 상기 제1 절연막(120)은 실리콘 산화물을 포함할 수 있다. 상기 제1 희생막(122)은 상기 제1 절연막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 절연막(120) 및 제1 희생막(122)이 반복 적층된 구조물을 패터닝한다. 따라서, 가장자리가 계단 형상을 갖는 제1 하부 몰드 구조물(130)을 형성할 수 있다. 또한, 상기 제1 하부 몰드 구조물(130)과 이웃하여 제2 하부 몰드 구조물(132)을 형성할 수 있다. 상기 제2 하부 몰드 구조물(132)은 가장자리가 계단 형상을 갖지 않을 수 있다. 일 예로, 상기 제2 하부 몰드 구조물(132)은 측벽이 수직 경사를 가질 수 있다.
상기 제1 하부 몰드 구조물(130)은 기판의 셀 영역(A) 및 셀 배선 영역(B) 상에 형성될 수 있다. 상기 제1 하부 몰드 구조물(130)의 계단 형상 부위는 상기 셀 배선 영역(B) 상에 위치할 수 있다. 상기 제2 하부 몰드 구조물은 상기 관통 배선 영역(C) 상에 위치할 수 있다.
예시적인 실시예에서, 상기 제1 하부 몰드 구조물(130)의 각 계단의 상부면에는 제1 희생막(122)이 노출될 수 있다.
도 7을 참조하면, 상기 제1 하부 몰드 구조물(130)의 표면 상에 컨포멀하게 제2 희생막을 형성한다. 상기 제2 희생막은 상기 제1 희생막(122)과 동일한 실리콘 질화물 계열의 물질을 포함하지만, 상기 제1 희생막(122)에 비해 높은 식각율을 가질 수 있다.
상기 제2 희생막의 표면 상에 플라즈마 표면 처리 공정을 수행한다. 상기 플라즈마는 직진성을 가지고 주입되므로, 상기 제2 희생막의 평탄한 상부 표면 부위에 일정 두께만큼 데미지가 가해질 수 있다. 이 때, 상기 계단의 측벽 부위에 형성되는 제2 희생막에는 플라즈마 데미지가 거의 발생되지 않을 수 있다. 따라서, 상기 제2 희생막에서, 플라즈마 처리된 부위는 제3 희생 패턴(128b)으로 제공될 수 있다.
상기 제3 희생 패턴(128b)은 상기 제2 희생막에 비해 막의 밀도가 높고 막 내의 불순물 농도가 증가될 수 있다. 따라서, 상기 제3 희생 패턴(128b)은 상기 제2 희생막보다 낮은 식각율을 가질 수 있다.
다음에, 상기 제1 하부 몰드 구조물(130)의 각 계단의 측벽에 형성되는 제2 희생막을 선택적으로 제거하여 제2 희생 패턴(128a)을 형성한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다. 이때, 상기 제3 희생 패턴(128b)은 습식 식각 공정에서 식각 마스크로 사용될 수 있다. 따라서, 상기 제1 하부 몰드 구조물(130)의 계단 부위(즉, 노출된 가장자리 부위)의 상기 제1 희생막(122) 상에는 제2 희생 패턴(128a) 및 제3 희생 패턴(128b)이 적층된 구조물이 형성될 수 있다.
예시적인 실시예에서, 상기 제1 희생막(122)은 제1 식각율을 갖고, 상기 제2 희생 패턴(128a)은 상기 제1 식각율보다 높은 제2 식각율을 갖고, 상기 제3 희생 패턴(128b)은 상기 제2 식각율보다 낮은 제3 식각율을 가질 수 있다. 또한, 상기 제3 식각율은 상기 제1 식각율보다 낮을 수 있다.
상기 제1 하부 몰드 구조물(130)의 가장자리 부위를 덮는 절연막을 형성하고 평탄화함으로써 제1 층간 절연막(134)을 형성한다. 예시적인 실시예에서, 상기 제1 하부 몰드 구조물(130), 제1 층간 절연막(134) 및 제2 하부 몰드 구조물(132)의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
도 8을 참조하면, 상기 제1 층간 절연막(134), 제1 하부 몰드 구조물(130), 제2 및 제3 희생 패턴들(128a, 128b), 제2 하부 몰드 구조물(132), 베이스 절연막(114) 및 하부 층간 절연막(110)의 일부분을 식각함으로써, 제1 채널홀들(140a), 제1 관통홀들(140b) 및 제2 관통홀들(140c)을 각각 형성한다.
상기 제1 채널홀(140a)은 상기 셀 영역(A) 상의 제1 하부 몰드 구조물(130)을 관통하여 형성될 수 있다. 상기 제1 채널홀(140a)의 저면에는 상기 베이스 패턴(112)의 상부면이 노출될 수 있다.
상기 제1 관통홀(140b)은 상기 셀 배선 영역(B) 상의 제1 층간 절연막(134), 제1 하부 몰드 구조물(130), 제2 및 제3 희생 패턴들(128a, 128b) 및 베이스 절연막(114)을 관통하고, 상기 하부 층간 절연막(110)의 상부가 식각되어 상기 하부 패드(108a)의 상부면을 노출할 수 있다. 일부의 제1 관통홀(140b)은 제2 및 제3 희생 패턴들(128a, 128b)이 부위를 관통할 수 있다. 따라서, 상기 제1 관통홀(140b)의 측벽에는 상기 제2 및 제3 희생 패턴들(128a, 128b)이 노출될 수 있다. 또한, 일부의 제1 관통홀(140b)은 상기 제1 하부 몰드 구조물(130) 부위만을 관통할 수 있다.
상기 제2 관통홀(140c)은 상기 관통 배선 영역(C) 상의 제2 하부 몰드 구조물(132) 및 베이스 절연막(114)을 관통하고, 상기 하부 층간 절연막(110)의 상부가 식각되어 상기 하부 패드(108a)의 상부면을 노출할 수 있다.
상기 제1 채널홀들(140a), 제1 관통홀들(140b) 및 제2 관통홀들(140c)은 한번의 식각 공정을 통해 함께 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
도 9를 참조하면, 상기 제1 채널홀들(140a), 제1 관통홀들(140b) 및 제2 관통홀들(140c)의 내부를 채우는 매립막을 형성하고, 상기 제1 층간 절연막(134), 제1 하부 몰드 구조물(130) 및 제2 하부 몰드 구조물(132)의 상부면이 노출되도록 평탄화 공정을 수행한다. 따라서, 상기 제1 채널홀들(140a) 내에 제1 매립 패턴(142a)을 형성하고, 상기 제1 관통홀들(140b) 내에 제2 매립 패턴(142b)을 형성하고, 상기 제2 관통홀들(140c)의 내에 제3 매립 패턴(142c)을 형성한다.
상기 제1 내지 제3 매립 패턴들(142a, 142b, 142c)은 상기 제1 희생막(122) 및 제1 절연막(120)과 각각 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 내지 제3 매립 패턴(142a, 142b, 142c)은 폴리실리콘을 포함할 수 있다.
도 10을 참조하면, 상기 제1 층간 절연막(134), 제1 하부 몰드 구조물(130), 제2 하부 몰드 구조물(132) 및 제1 내지 제3 매립 패턴들(142a, 142b, 142c) 상에 제1 상부 몰드 구조물(160) 및 제2 상부 몰드 구조물(162)을 각각 형성한다.
구체적으로, 상기 제1 층간 절연막(134), 제1 하부 몰드 구조물(130), 제2 하부 몰드 구조물(132) 및 제1 내지 제3 매립 패턴들(142a, 142b, 142c) 상에 제2 절연막(150) 및 제4 희생막(152)이 반복 적층된 구조물을 형성하고, 이를 패터닝함으로써 제1 상부 몰드 구조물(160) 및 제2 상부 몰드 구조물(162)을 각각 형성할 수 있다.
상기 제1 상부 몰드 구조물(160)은 상기 제1 하부 몰드 구조물(130) 상에 형성될 수 있다. 상기 제1 상부 몰드 구조물(160)의 가장자리는 상기 제1 하부 몰드 구조물(130)의 가장자리의 계단으로부터 연결되는 계단 형상을 가질 수 있다.
이 후, 상기 제1 상부 몰드 구조물(160)의 가장자리의 제4 희생막(152) 상에는 제5 희생 패턴(158a) 및 제6 희생 패턴(158b)이 적층된 구조물을 형성한다. 상기 제5 및 제6 희생 패턴들(158a, 158b)을 형성하는 공정은 도 7을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 11을 참조하면, 상기 제1 상부 몰드 구조물(160)의 가장자리 부위를 덮는 절연막을 형성하고 평탄화하여 제2 층간 절연막(164)을 형성한다. 예시적인 실시예에서, 상기 제1 상부 몰드 구조물(160), 제2 층간 절연막(164) 및 제2 상부 몰드 구조물(162)의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
상기 제2 층간 절연막(164), 제1 상부 몰드 구조물(160), 제5 및 제6 희생 패턴들(158a, 158b) 및 제2 상부 몰드 구조물(162)의 일부분을 식각함으로써, 제2 채널홀들(170a), 제3 관통홀들(170b) 및 제4 관통홀들(170c)을 각각 형성한다.
상기 제2 채널홀(170a)은 상기 셀 영역(A) 상의 제1 상부 몰드 구조물(160)을 관통하여 형성될 수 있다. 상기 제2 채널홀(170a)의 저면에는 상기 제1 매립 패턴(142a)의 상부면이 노출될 수 있다.
상기 제3 관통홀(170b)은 상기 셀 배선 영역(B) 상의 제2 층간 절연막(164), 제1 상부 몰드 구조물(160), 제5 및 제6 희생 패턴들(158a, 158b)을 관통할 수 있다. 일부 제3 관통홀(170b)은 상기 제2 층간 절연막(164)만을 관통할 수 있다. 상기 제3 관통홀(170b)의 저면에는 상기 제2 매립 패턴(142b)의 상부면이 노출될 수 있다.
상기 제4 관통홀(170c)은 상기 관통 배선 영역(C) 상의 제2 상부 몰드 구조물(162)을 관통할 수 있다. 상기 제4 관통홀(170c)의 저면에는 상기 제3 매립 패턴(142c)의 상부면이 노출될 수 있다.
상기 제2 채널홀들(170a), 제3 관통홀들(170b) 및 제4 관통홀들(170c)은 한번의 식각 공정을 통해 함께 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
도 12를 참조하면, 상기 제1 상부 몰드 구조물(160), 제2 상부 몰드 구조물(162) 및 제2 층간 절연막(164)을 덮는 제3 층간 절연막(172)을 형성한다. 상기 제3 층간 절연막(172)은 상기 제2 채널홀들(170a), 제3 관통홀들(170b) 및 제4 관통홀들(170c) 내부를 채우지 않도록 형성될 수 있다. 따라서, 상기 제2 채널홀들(170a), 제3 관통홀들(170b) 및 제4 관통홀들(170c) 내부 공간이 유지될 수 있다.
상기 제3 층간 절연막(172)은 실리콘 산화물을 포함할 수 있다. 상기 제3 층간 절연막(172)은 스텝 커버러지 특성이 좋지 않은 증착 공정을 통해 형성될 수 있다. 예를들어, 상기 제3 층간 절연막(172)은 화학 기상 증착 공정을 통해 형성될 수 있다. 예시적인 실시예에서, 상기 제3 층간 절연막(172)은 TEOS 물질을 포함할 수 있다.
도 13을 참조하면, 상기 셀 영역(A) 상에 형성되는 제3 층간 절연막(172)의 일부분을 식각하여 상기 제2 채널홀(170a)과 연통하는 제1 상부홀(174a)을 형성한다. 따라서, 상기 제1 상부홀(174a) 및 제2 채널홀(170a)을 통해 상기 제1 매립 패턴(142a)의 상부면이 노출될 수 있다. 예시적인 실시예에서, 상기 제1 상부홀(174a) 및 제2 채널홀(170a) 사이의 측벽은 절곡된 형상을 가질 수 있다.
이 때, 상기 제3 관통홀들(170b) 및 제4 관통홀들(170c)의 상부는 상기 제3 층간 절연막(172)에 의해 덮혀 있을 수 있다.
도 14를 참조하면, 상기 제1 상부홀(174a) 및 제2 채널홀(170a)의 저면에 노출되는 제1 매립 패턴(142a)을 제거한다. 상기 제거 공정은 등방성 식각 공정을 포함할 수 있다.
따라서, 상기 제1 상부홀(174a), 제2 채널홀(170a) 및 제1 채널홀(140a)이 수직 방향으로 서로 연통되어 하나의 채널홀(176a)이 형성될 수 있다. 상기 채널홀(176a)에서, 상기 제1 상부홀(174a) 및 제2 채널홀(170a) 사이 부위의 측벽과 상기 제2 채널홀(170a)과 제1 채널홀(140a) 사이 부위의 측벽에는 각각 절곡부를 포함할 수 있다. 즉, 상기 채널홀(176a)에는 2개의 절곡부를 포함할 수 있다.
도 15를 참조하면, 상기 채널홀(176a) 내부에 채널 구조물(190)을 형성한다.
예시적인 실시예에서, 상기 채널 구조물(190)은 전하 저장 구조물(180), 채널(182) 및 상부 도전 패턴(186)을 포함할 수 있다. 상기 채널(182)은 상기 베이스 패턴(112)과 전기적으로 연결될 수 있다.
구체적으로, 상기 채널홀들(176a) 측벽 상에 블록킹 패턴(180c), 전하 저장 패턴(180b) 및 터널 절연 패턴(180a)을 포함하는 전하 저장 구조물(180)을 형성할 수 있다. 이 후, 상기 전하 저장 구조물(180) 상에 상기 채널홀(176a) 내부를 채우는 채널막을 형성한다. 이 후, 상기 채널막을 평탄화할 수 있다. 따라서, 상기 제1 및 제2 채널홀(140a, 170a) 내부를 채우는 채널(182) 및 상기 제1 상부홀(174a) 상에 상부 도전 패턴(186)을 형성할 수 있다. 상기 채널(182) 및 상부 도전 패턴(186)은 폴리실리콘을 포함할 수 있다.
일부 예시적인 실시예에서, 도 4B에 도시된 것과 같이, 상기 채널 구조물(190)은 전하 저장 구조물(180), 채널(182), 매립 절연 패턴(184) 및 상부 도전 패턴(186)을 포함할 수 있다. 즉, 상기 채널(182)을 실린더 형상을 갖도록 형성될 수 있다. 또한, 상기 매립 절연 패턴(184)은 상기 채널(182) 상에서 상기 제1 및 제2 채널홀(140a, 170a) 내부를 채우도록 형성될 수 있다.
일부 예시적인 실시예에서, 도 4C에 도시된 것과 같이, 상기 베이스 패턴(112) 상에, 상기 채널(182)의 하부의 외측벽을 둘러싸면서 이웃하는 채널들(182)과 상기 베이스 패턴(112)을 전기적으로 연결시키기 위한 채널 연결 패턴(188)이 더 구비될 수 있다.
도 16을 참조하면, 상기 셀 배선 영역(B) 상에 형성되는 제3 층간 절연막(172)의 일부분을 식각하여 상기 제3 관통홀(170b)과 연통하는 제2 상부홀(194a)을 형성한다. 또한, 상기 관통 배선 영역(C) 상에 형성되는 제3 층간 절연막(172)의 일부분을 식각하여 상기 제4 관통홀(170c)과 연통하는 제3 상부홀(194b)을 형성한다. 상기 제2 및 제3 상부홀들(194a, 194b)은 동일한 식각 공정을 통해 함께 형성될 수 있다.
따라서, 상기 제2 상부홀(194a) 및 제3 관통홀(170b)을 통해 상기 제2 매립 패턴(142b)의 상부면이 노출될 수 있다. 또한, 상기 제3 상부홀(194b) 및 제4 관통홀(170c)을 통해 상기 제3 매립 패턴(142c)의 상부면이 노출될 수 있다.
도 17 및 도 18을 참조하면, 상기 제2 상부홀(194a) 및 제3 관통홀(170b)의 저면에 노출되는 제2 매립 패턴(142b)을 제거하고, 상기 제3 상부홀(194b) 및 제4 관통홀(170c)의 저면에 노출되는 제3 매립 패턴(142c)을 제거한다.
따라서, 상기 제2 상부홀(194a), 제3 관통홀(170b) 및 제1 관통홀(140b)이 수직 방향으로 연통되어 제1 콘택홀(200a)이 형성될 수 있다. 상기 제1 콘택홀(200a)의 측벽에는 상기 제2 및 제3 희생 패턴(128a, 128b) 또는 제5 및 제6 희생 패턴(158a, 158b)이 노출될 수 있다. 또한, 상기 제1 콘택홀(200a)의 저면에는 하부 패드(108a)의 상부면이 노출될 수 있다. 상기 제1 콘택홀(200a)에는 2개의 절곡부를 포함할 수 있다.
또한, 상기 제3 상부홀(194b), 제4 관통홀(170c) 및 제2 관통홀(140c)이 수직 방향으로 연통되어 제2 콘택홀(200b)이 형성될 수 있다. 상기 제2 콘택홀(200b)의 저면에는 하부 패드(108a)의 상부면이 노출될 수 있다. 상기 제2 콘택홀(200b)에는 2개의 절곡부를 포함할 수 있다.
도 19 및 도 20을 참조하면, 상기 제1 콘택홀(200a) 및 제2 콘택홀(200b)의 내부를 채우도록 도전막을 형성하고, 상기 제3 층간 절연막(172)의 상부면이 노출되도록 상기 도전막을 평탄화한다. 따라서, 상기 제1 콘택홀(200a) 내에 제1 콘택 플러그(202a)를 형성하고, 상기 제2 콘택홀(200b) 내에 제2 콘택 플러그(202b)를 형성한다. 상기 제1 및 제2 콘택 플러그(202a, 202b)는 금속 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(190)의 상부면과 상기 제1 및 제2 콘택 플러그(202a, 202b)의 상부면은 동일한 평면에 위치할 수 있다.
이 후, 상기 제1 상부 몰드 구조물(160) 및 제1 하부 몰드 구조물(130)의 적층 구조의 일부를 식각하여 제1 방향으로 연장되는 제1 트렌치(210a) 및 제2 트렌치(210b)를 형성할 수 있다. 상기 제1 및 제2 트렌치(210a, 210b)의 저면에는 상기 베이스 패턴(112) 또는 베이스 절연막(114)의 상부면이 노출될 수 있다.
상기 제1 트렌치(210a)는 워드 라인 컷팅부로 제공될 수 있다. 따라서, 상기 제1 트렌치(210a)는 상기 셀 영역(A) 상에 위치할 수 있다. 상기 제2 트렌치(210b)는 블록 컷팅부로 제공될 수 있다. 따라서, 상기 제2 트렌치(210b)는 상기 셀 영역(A) 및 셀 배선 영역(B) 상에 위치할 수 있다.
상기 제1 및 제2 트렌치(210a, 210b)의 측벽에는 상기 제1 및 제2 절연막(120, 150)과 제1 및 제4 희생막(122, 152)이 노출될 수 있다.
상기 제2 트렌치(210b)에 의해 상기 제1 상부 몰드 구조물(160) 및 제1 하부 몰드 구조물(130)의 적층 구조가 분리될 수 있다. 일부 실시예에서, 상기 제2 트렌치(210b)는 상기 관통 셀 영역(C)까지 연장되어 상기 제2 상기 제2 트렌치(210b)에 의해 상기 제2 상부 몰드 구조물(162) 및 제2 하부 몰드 구조물(132)의 적층 구조가 분리될 수 있다.
예시적인 실시예에서, 셀 선택 라인(SSL) 컷팅 영역으로 제공되는 제3 트렌치(210c)가 더 형성될 수 있다. 상기 제3 트렌치(210c)는 상기 제1 상부 몰드 구조물(160)에서, 최상부 및 그 하부의 적어도 1층의 제4 희생막(252)이 식각될 수 있다.
도 21 및 도 22를 참조하면, 상기 제1 및 제2 트렌치(210a, 210b)에 의해 노출된 제1 희생막(122) 및 제4 희생막(152)의 적어도 일부를 제거하여 상기 제1 절연막들(120) 사이 및 제2 절연막들(150) 사이에 각각 갭들을 형성한다. 상기 제거 공정은 등방성 식각 공정을 포함할 수 있다.
구체적으로, 상기 제1 및 제2 트렌치(210a, 210b)에 의해 상기 셀 영역에 위치하는 제1 및 제4 희생막(122, 152)은 모두 제거될 수 있다. 따라서, 상기 셀 영역에는 제1 갭(212)이 형성될 수 있다.
상기 제2 트렌치(210b)에 의해 상기 셀 배선 영역(A)에 위치하는 제1 및 제4 희생막(122, 152)과 상기 제2 및 제3 희생 패턴(128a, 128b), 제5 및 제6 희생 패턴(158a, 158b)의 일부가 제거될 수 있다.
이 때, 상기 제2 트렌치(210b)에 인접하는 제1 및 제4 희생막(122, 152)이 식각되어 제2 갭(214)이 형성될 수 있다. 또한, 상기 제1 희생막(122) 및 제2 및 제3 희생 패턴(128a, 128b)이 적층된 부위와 상기 제4 희생막(152) 및 제5 및 제6 희생 패턴(158a, 158b)이 적층된 부위가 식각되어 제3 갭(216)이 형성될 수 있다.
상기 제2 트렌치들(210b) 사이의 간격이 상기 제1 트렌치들(210a) 사이의 간격보다 넓기 때문에, 제1 및 제4 희생막(122, 152)과 상기 제2 및 제3 희생 패턴(128a, 128b), 제5 및 제6 희생 패턴(158a, 158b)은 상기 식각 공정에 의해 모두 제거되지 않는다. 즉, 상기 제2 트렌치들(210b) 사이 부위의 상기 제1 하부 몰드 구조물 및 제1 상부 몰드 구조물의 일부는 제거되지 않고 남아 있을 수 있다.
상기 제2 갭(214)은 상기 제2 트렌치(210b)로부터 상기 제1 방향과 수직한 제2 방향으로 제1 길이를 가질 수 있다.
한편, 상기 제2 희생 패턴(128a) 및 제5 희생 패턴(158a)은 상기 제1 및 제4 희생막(122, 152)과 상기 제3 및 제6 희생 패턴(128b, 158b)보다 더 빠르게 식각될 수 있다. 또한, 상기 제2 및 제5 희생 패턴(128a, 158a)이 제거된 갭 부위로부터 상기 제1 방향으로 식각액이 추가적으로 침투할 수 있어 상기 제2 및 제5 희생 패턴(128a, 158a)의 상, 하부에 형성되는 상기 희생막 및 희생 패턴 부위가 추가적으로 더 식각될 수 있다. 따라서, 상기 제2 희생 패턴(128a) 및 제5 희생 패턴(158a)을 포함하는 부위가 식각되어 형성되는 상기 제3 갭(216)의 상기 제2 방향의 제2 길이는 상기 제1 길이보다 더 길 수 있다. 즉, 제3 갭(216)은 상기 제2 갭(214)에 비해 상기 제2 방향으로 더 돌출되는 형상을 가질 수 있다.
한편, 상기 제1 트렌치(210a)의 상기 제1 방향의 단부와 인접하는 부위에는 상기 제1 트렌치(210a)로부터 식각액이 유입되어 상기 셀 영역(A)과 인접하는 셀 배선 영역(B)에 제4 갭(218)이 형성될 수 있다. 동일한 층에서 볼 때, 상기 제1 내지 제4 갭(212, 214, 216, 218)은 서로 연통될 수 있다.
도 23을 참조하면, 제1 및 제2 트렌치들(210a, 210b)의 내부, 제1 내지 제4 갭들(212, 214, 216, 218)의 내부를 채우도록 제1 도전막을 형성한다. 상기 제1 도전막은 텅스텐, 구리, 알루미늄 등과 같은 금속 물질을 포함할 수 있다. 상기 제1 도전막을 형성하기 이 전에 상기 제1 및 제2 트렌치들(210a, 210b)및 제1 내지 제4 갭들(212, 214, 216, 218)의 표면 상에 베리어 금속막을 더 형성할 수도 있다.
이 후, 상기 제1 및 제2 트렌치들(210a, 210b)내부에 형성되는 제1 도전막을 제거하여, 제1 내지 제4 갭들(212, 214, 216, 218) 내부에 도전 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 갭(212)에 형성되는 도전 패턴은 게이트 패턴(230)으로 제공될 수 있다. 상기 제3 갭(216)에 형성되는 도전 패턴은 패드 패턴(230a)으로 제공될 수 있다. 또한, 상기 제2 갭(214) 및 제4 갭(218)에 형성되는 도전 패턴은 상기 게이트 패턴(230)과 상기 패드 패턴(230a)을 연결하는 연결 라인으로 제공될 수 있다.
즉, 동일한 층에 형성되는 상기 도전 패턴은 서로 전기적으로 연결될수 있다. 상기 패드 패턴(230a)은 상기 제1 콘택 플러그(202a)와 접촉하는 실재 패드 영역으로 제공될 수 있다.
반면에, 상기 셀 배선 영역(B)에서 상기 제2 갭 내지 제4 갭(214, 216, 218)이 형성되지 않는 부위는 도전 물질로 대체되지 않으므로 상기 제1 절연막(120), 제1 희생막(122), 제2 및 제3 희생 패턴, 제2 절연막(150), 제4 희생막(152) 및 제5 및 제6 희생 패턴을 포함하는 절연 구조물이 남아 있을 수 있다.
도 24를 참조하면, 상기 제1 및 제2 트렌치(210a, 210b)를 채우도록 절연 패턴(232)을 형성한다.
상기 공정에 의하면, 상기 제1 콘택 플러그(202a)의 측벽은 상기 패드 패턴(230a)과 접촉할 수 있다. 또한, 상기 제1 콘택 플러그(202a)의 저면은 상기 하부 패드(108a)와 접촉할 수 있다. 따라서, 상기 제1 콘택 플러그(202a)에 의해, 한 층의 게이트 패턴과 연결되는 패드 패턴(230a)과 하부의 페리 회로와 연결되는 하부 패드(108a)가 전기적으로 연결될 수 있다.
또한, 상기 제2 콘택 플러그(202b)의 저면은 상기 하부 패드(108a)와 접촉할 수 있다. 따라서, 상기 제2 콘택 플러그(202b)를 통해 상기 하부의 페리 회로와 전기적으로 연결될 수 있다.
설명한 것과 같이, 상기 채널 구조물(190), 제1 및 제2 콘택 플러그(202a, 202b)를 형성하기 위한 관통홀들은 별도의 식각 공정을 통해 각각 형성되지 않고 동일한 식각 공정을 통해 함께 형성될 수 있다. 따라서, 상기 채널 구조물(190), 제1 및 제2 콘택 플러그(202a, 202b)를 형성하기 위한 공정이 단순해질 수 있다.
다시, 도 1 내지 도 3을 참조하면, 상기 제3 층간 절연막(172), 채널구조물(190), 제1 및 제2 콘택 플러그(202a, 202b) 및 절연 패턴(232) 상에 제4 층간 절연막(240)을 형성한다.
상기 제4 층간 절연막(240)을 관통하여 상기 채널 구조물(190)의 상부 도전 패턴(186)과 접촉하는 제1 상부 콘택(242)과 상기 제2 콘택 플러그(202b)와 접촉하는 제2 상부 콘택(254)을 각각 형성한다. 또한, 상기 제1 상부 콘택(242)과 전기적으로 연결되는 제1 상부 배선(244)과 상기 제2 상부 콘택(254)과 전기적으로 연결되는 제2 상부 배선(256)을 각각 형성한다.
예시적인 실시예에서, 상기 제1 콘택 플러그(202a) 상에는 상부 콘택 및 상부 배선이 형성되지 않을 수 있다.
일부 실시예에서, 상기 제2 내지 제4 층간 절연막들(164, 172, 240)을 관통하여 스트링 선택 라인(SSL)에 대응하는 게이트 패턴들의 상부면과 접촉하는 SSL 콘택(250)을 형성할 수 있다. 또한, 상기 SSL콘택(250)과 연결되는 제3 상부 배선(252)을 형성할 수 있다.
도시하지는 않았지만, 상기 제4 층간 절연막(240) 상에 상기 제1 내지 제3 상부 배선들(244, 256, 252)을 덮는 제5 층간 절연막(도시안됨)을 형성할 수 있다.
이후, 추가적인 상부 배선들을 더 형성함으로써, 상기 수직형 반도체 소자를 제조할 수 있다.
이하에서, 일부 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명한다.
도 25 내지 도 30은 예시적인 실시예에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 먼저, 도 5 내지 도 8을 참조로 설명한 공정을 수행한다. 따라서, 상기 제1 채널홀들(140a), 제1 관통홀들(140b) 및 제2 관통홀들(140c)을 형성한다.
상기 제1 채널홀들(140a), 제1 관통홀들(140b) 및 제2 관통홀들(140c)의 내부를 채우는 매립막을 형성한다. 상기 제1 희생막(122) 및 제1 절연막(120)과 각각 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 매립막은 도전 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 매립막은 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있다. 일 예로, 상기 매립막은 베리어 금속막 및 금속막을 포함할 수 있다.
상기 제1 층간 절연막(134), 제1 하부 몰드 구조물(130) 및 제2 하부 몰드 구조물(132)의 상부면이 노출되도록 상기 매립막을 평탄화한다. 따라서, 상기 제1 채널홀들(140a) 내에 제1 매립 패턴(272a)을 형성하고, 상기 제1 관통홀들(140b) 내에 제1 하부 콘택 플러그(272b)를 형성하고, 상기 제2 관통홀들(140c)의 내에 제2 하부 콘택 플러그(272c)를 형성한다.
도 26을 참조하면, 도 10 내지 도 14를 참조로 설명한 공정과 동일한 공정을 수행한다. 따라서, 상기 제1 상부홀(174a), 제2 채널홀(170a) 및 제1 채널홀(140a)이 수직 방향으로 서로 연통된 하나의 채널홀(176a)이 형성될 수 있다. 상기 채널홀(176a)에서, 상기 제1 상부홀(174a) 및 제2 채널홀(170a) 사이 부위의 측벽과 상기 제2 채널홀(170a)과 제1 채널홀(140a) 사이 부위의 측벽에는 각각 절곡부(b1, b2)를 포함할 수 있다. 즉, 상기 채널홀(176a)에는 2개의 절곡부를 포함할 수 있다.
도 27을 참조하면, 상기 채널홀(176a) 내부에 채널 구조물(190)을 형성한다. 상기 채널 구조물(190)을 형성하는 공정은 도 15를 참조로 설명한 것과 동일할 수 있다.
도 28을 참조하면, 상기 셀 배선 영역(B) 상에 형성되는 제3 층간 절연막(172)의 일부분을 식각하여 상기 제3 관통홀(170b)과 연통하는 제2 상부홀(194a)을 형성한다. 또한, 상기 관통 배선 영역(C) 상에 형성되는 제3 층간 절연막(172)의 일부분을 식각하여 상기 제4 관통홀(170c)과 연통하는 제3 상부홀(194b)을 형성한다. 상기 제2 및 제3 상부홀들(194a, 194b)은 동일한 식각 공정을 통해 함께 형성될 수 있다.
상기 제2 상부홀(194a) 및 제3 관통홀(170b)을 통해 상기 제1 하부 콘택 플러그(272b)의 상부면이 노출될 수 있다. 또한, 상기 제3 상부홀(194b) 및 제4 관통홀(170c)을 통해 상기 제2 하부 콘택 플러그(272c)의 상부면이 노출될 수 있다.
도 29를 참조하면, 상기 제3 층간 절연막(172) 상에, 상기 제2 상부홀(194a) 및 제3 관통홀(170b)과 상기 제3 상부홀(194b) 및 제4 관통홀(170c) 내부를 채우도록 도전막을 형성하고, 상기 제3 층간 절연막(172)의 상부면이 노출되도록 상기 도전막을 평탄화한다. 따라서, 상기 제2 상부홀(194a) 및 제3 관통홀(170b)내에 제1 상부 콘택 플러그(274a)를 형성하고, 제3 상부홀(194b) 및 제4 관통홀(170c) 내에 제2 상부 콘택 플러그(274b)를 형성한다. 상기 제1 및 제2 상부 콘택 플러그(274a, 274b)는 금속 물질을 포함할 수 있다. 일 예로, 상기 제1 및 제2 상부 콘택 플러그(274a, 274b)는 상기 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
따라서, 적층된 상기 제1 하부 콘택 플러그(272b) 및 제1 상부 콘택 플러그(274a)는 제1 콘택 플러그로 제공될 수 있다. 적층된 상기 제2 하부 콘택 플러그(272c) 및 제2 상부 콘택 플러그(274b)는 제2 콘택 플러그로 제공될 수 있다. 이 후, 도 19에서 설명한 것과 같이, 상기 제1 및 제2 트렌치(210a, 210b)를 형성한다.
또한, 도 21 내지 도 24를 참조로 설명한 공정들을 동일하게 수행함으로써, 도 30에 도시된 것과 동일한 수직형 반도체 소자를 제조할 수 있다.
도 31은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
상기 수직형 반도체 소자는 상기 관통 배선 영역 상에 제2 하부 몰드 구조물 및 제2 상부 몰드 구조물이 구비되지 않는 것을 제외하고는 도 1 내지 도 4C를 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 31을 참조하면, 상기 관통 배선 영역(C)의 상기 베이스 절연막(114) 상에는 제1 층간 절연막(134a) 및 제2 층간 절연막(164a)이 구비될 수 있다.
따라서, 상기 제2 콘택 플러그(202b)는 상기 제3 층간 절연막(172), 제2 층간 절연막(164a), 제1 층간 절연막(134a), 베이스 절연막(114)을 관통하고, 상기 하부 층간 절연막(110)의 상부까지 연장될 수 있다. 상기 제2 콘택 플러그(202b)의 저면은 상기 하부 패드(108a)의 상부면과 접촉할 수 있다.
도 32 및 도 33은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
상기 수직형 반도체 소자는 도 4 내지 도 24를 참조로 설명한 것과 유사한 방법으로 제조할 수 있다. 다만, 제2 하부 몰드 구조물 및 제2 상부 몰드 구조물을 형성하지 않을 수 있다.
먼저, 도 5를 참조로 설명한 것과 동일한 공정을 수행한다.
도 32를 참조하면, 상기 베이스 패턴(112) 및 베이스 절연막(114) 상에 제1 절연막(120) 및 제1 희생막(122)을 교대로 반복적으로 적층할 수 있다. 상기 제1 절연막(120) 및 제1 희생막(122)이 반복 적층된 구조물을 패터닝한다. 따라서, 기판의 셀 영역(A) 및 셀 배선 영역(B) 상에 가장자리가 계단 형상을 갖는 제1 하부 몰드 구조물(130)을 형성할 수 있다. 이 때, 상기 관통 배선 영역(C) 상에는 몰드 구조물이 형성되지 않을 수 있다.
이 후, 도 6 및 도 7을 참조로 설명한 것과 동일한 공정을 수행하여, 상기 제1 하부 몰드 구조물(130)의 계단 부위의 상기 제1 희생막(122) 상에는 제2 희생 패턴(128a) 및 제3 희생 패턴(128b)이 적층된 구조물을 형성한다.
도 33을 참조하면, 도 8 및 도 9를 참조로 설명한 것과 동일한 공정을 수행한다. 이 때, 상기 제1 층간 절연막(134a)은 상기 관통 배선 영역(C)의 베이스 절연막(114)을 덮을 수 있다.
또한, 도 10을 참조로 설명한 것과 동일한 공정을 수행하여, 제1 상부 몰드 구조물(160), 제5 희생 패턴(158a) 및 제6 희생 패턴(158b)을 형성한다. 다만, 상기 제1 상부 몰드 구조물(160)을 형성하는 공정에서, 상기 관통 배선 영역(C) 상에는 몰드 구조물이 형성되지 않도록 할 수 있다.
상기 제1 상부 몰드 구조물(160)의 가장자리 부위 및 상기 제1 층간 절연막(134a)을 덮는 제2 층간 절연막(164a)을 형성한다. 예시적인 실시예에서, 상기 제1 상부 몰드 구조물(160) 및 제2 층간 절연막(164a)의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
계속하여, 도 11 내지 도 24를 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 31에 도시된 것과 동일한 수직형 반도체 소자를 제조할 수 있다.
도 34는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
상기 수직형 반도체 소자는 채널 구조물, 제1 및 제2 콘택 플러그의 형상을 제외하고는 도 1 내지 도 4C를 참조로 설명한 수직형 반도체 소자와 동일할 수 있다. 즉, 채널 구조물, 제1 및 제2 콘택 플러그는 상부에 1개의 절곡부만 포함될 수 있다.
도 34를 참조하면, 제1 층간 절연막(136)은 상기 제2 구조물을 덮을 수 있다. 즉, 도 1의 제2 층간 절연막은 포함되지 않을 수 있다.
상기 채널 구조물(190)은 제3 층간 절연막(172)과 그 하부의 제1 구조물 사이에서 절곡부(b)를 포함할 수 있다. 상기 제1 콘택 플러그(300a)는 제3 층간 절연막(172)과 그 하부의 제1 층간 절연막(136) 사이에서 절곡부(b)를 포함할 수 있다. 제2 콘택 플러그(300b)는 제3 층간 절연막(172)과 그 하부의 제3 구조물 사이에서 절곡부(b)를 포함할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(190), 제1 콘택 플러그(300a) 및 제2 콘택 플러그(300b)에 구비되는 각 절곡부들(b)은 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(190), 제1 콘택 플러그(300a) 및 제2 콘택 플러그(300b)의 상부면들은 실질적으로 동일한 평면에 위치할 수 있다.
도 35 내지 도 39는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 5를 참조로 설명한 것과 동일한 공정을 수행한다.
도 35를 참조하면, 상기 베이스 패턴(112) 및 베이스 절연막(114) 상에 제1 절연막(120) 및 제1 희생막(122)을 교대로 반복적으로 적층하여 적층 구조물을 형성하고, 이를 패터닝한다. 따라서, 기판의 셀 영역(A) 및 셀 배선 영역(B) 상에 가장자리가 계단 형상을 갖는 제1 몰드 구조물(130a)을 형성할 수 있다. 또한, 상기 관통 배선 영역(C) 상에는 제2 몰드 구조물(132a)을 형성한다.
이 후, 도 6 및 도 7을 참조로 설명한 것과 동일한 공정을 수행하여, 상기 제1 몰드 구조물(130a)의 계단 부위의 상기 제1 희생막(122) 상에는 제2 희생 패턴(128a) 및 제3 희생 패턴(128b)이 적층된 구조물을 형성한다. 또한, 상기 제1 몰드 구조물(130a)의 가장자리 부위를 덮는 절연막을 형성하고 평탄화함으로써 제1 층간 절연막(136)을 형성한다.
도 36을 참조하면, 상기 제1 층간 절연막(136), 제1 몰드 구조물(130a), 제2 및 제3 희생 패턴들(128a, 128b), 제2 몰드 구조물(132a), 베이스 절연막(114) 및 하부 층간 절연막(110)의 일부분을 식각함으로써, 제1 채널홀들(302a), 제1 관통홀들(302b) 및 제2 관통홀들(302c)을 각각 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
상기 제1 채널홀(302a)은 상기 셀 영역(A) 상의 제1 몰드 구조물(130a)을 관통하여 형성될 수 있다. 상기 제1 채널홀(302a)의 저면에는 상기 베이스 패턴(112)의 상부면이 노출될 수 있다.
상기 제1 관통홀(302b)은 상기 셀 배선 영역(B) 상의 제1 층간 절연막(136), 제1 몰드 구조물(130a), 제2 및 제3 희생 패턴들(128a, 128b) 및 베이스 절연막(114)을 관통할 수 있다. 상기 제1 관통홀(302b)의 측벽에는 상기 제2 및 제3 희생 패턴들(128a, 128b)이 노출되고, 상기 제1 관통홀(302b)의 저면에는 상기 하부 패드(108a)의 상부면이 노출될 수 있다.
상기 제2 관통홀(302c)은 상기 관통 배선 영역ㄹ 상의 제2 몰드 구조물(132a) 및 베이스 절연막(114)을 관통할 수 있다. 상기 제2 관통홀(302c)의 저면에는 상기 하부 패드(108a)의 상부면을 노출할 수 있다.
도 37을 참조하면, 상기 제1 몰드 구조물(130a), 제2 몰드 구조물(132a) 및 제1 층간 절연막(136)을 덮는 제3 층간 절연막(172)을 형성한다. 상기 제3 층간 절연막(172)은 상기 제1 채널홀들(302a), 제1 관통홀들(302b) 및 제2 관통홀들(302c) 내부를 채우지 않도록 형성될 수 있다.
도 38을 참조하면, 상기 셀 영역(A) 상에 형성되는 제3 층간 절연막(172)의 일부분을 식각하여 상기 제1 채널홀(302a)과 연통하는 제1 상부홀을 형성한다. 따라서, 상기 제1 상부홀 및 제1 채널홀(302a)은 서로 연통하여 채널홀로 제공될 수 있다. 예시적인 실시예에서, 상기 채널홀에서 제1 상부홀 및 제1 채널홀(302a) 사이의 측벽은 절곡된 형상을 가질 수 있다.
상기 채널홀 내부에 내부에 채널 구조물(190)을 형성한다. 상기 채널 구조물(190)은 도 15를 참조로 설명한 공정과 동일한 공정을 통해 형성될 수 있다. 상기 채널 구조물(190)은 상부에 1개의 절곡부(b)를 가질 수 있다.
도 39를 참조하면, 상기 셀 배선 영역(B) 상에 형성되는 제3 층간 절연막(172)의 일부분을 식각하여 상기 제1 관통홀(302b)과 연통하는 제2 상부홀을 형성한다. 또한, 상기 관통 배선 영역(C) 상에 형성되는 제3 층간 절연막(172)의 일부분을 식각하여 상기 제2 관통홀(302c)과 연통하는 제3 상부홀을 형성한다. 상기 제2 및 제3 상부홀들은 동일한 식각 공정을 통해 함께 형성될 수 있다.
상기 제2 상부홀 및 제1 관통홀(302b)이 수직 방향으로 연통되어 제1 콘택홀(304a)이 형성될 수 있다.
또한, 상기 제3 상부홀(194b) 및 제2 관통홀(140c)이 수직 방향으로 연통되어 제2 콘택홀(304b)이 형성될 수 있다. 상기 제2 콘택홀(304b)의 저면에는 하부 패드(108a)의 상부면이 노출될 수 있다. 상기 제1 및 제2 콘택홀(304b)에는 1개의 절곡부(b)를 포함할 수 있다.
이 후, 상기 제1 콘택홀(304a) 및 제2 콘택홀(304b)의 내부를 채우도록 도전막을 형성하고, 상기 제3 층간 절연막(172)의 상부면이 노출되도록 상기 도전막을 평탄화한다. 따라서, 상기 제1 콘택홀(304a) 내에 제1 콘택 플러그(300a)를 형성하고, 상기 제2 콘택홀(304b) 내에 제2 콘택 플러그(300b)를 형성한다. 이 후, 도 19에서 설명한 것과 같이, 상기 제1 및 제2 트렌치(210a, 210b)를 형성한다.
계속하여, 도 19 내지 도 24를 참조로 설명한 공정들을 수행할 수 있다. 따라서, 도 34에 도시된 반도체 소자를 제조할 수 있다.
도 40은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
상기 수직형 반도체 소자는 상기 관통 배선 영역 상에 제2 몰드 구조물이 구비되지 않는 것을 제외하고는 도 34를 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 40을 참조하면, 상기 관통 배선 영역의 상기 베이스 절연막(114) 상에는 제1 층간 절연막(136a)이 구비될 수 있다.
따라서, 상기 제2 콘택 플러그(300b)는 상기 제3 층간 절연막(172), 제1 층간 절연막(136a), 베이스 절연막(114)을 관통할 수 있다. 상기 제2 콘택 플러그(300b)의 저면은 상기 하부 패드(108a)의 상부면과 접촉할 수 있다.
도 41 및 도 42는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
도 42는 도 41의 III-III' 부위의 단면도이다. 상기 수직형 반도체 소자는 상기 셀 배선 영역 상에 제1 구조물을 관통하는 제3 콘택 플러그(202c)가 더 구비되는 것을 제외하고는 도 1 내지 도 4를 참조로 설명한 수직형 반도체 소자와 동일할 수 있다.
도 41, 도 42 및 도 1을 참조하면, 상기 셀 배선 영역(B)의 제2 구조물에서 절연 물질만이 적층된 부위에 제3 콘택 플러그(202c)가 더 구비될 수 있다. 즉, 상기 제3 층간 절연막(도 1, 172)으로부터 상기 하부 패드(108a)까지 연장되고, 상기 제2 구조물에서 제1 절연막(120), 제2 절연막(150)과 제1 및 제4 희생막(122, 152)이 적층된 구조를 포함하는 부위를 관통하는 상기 제3 콘택 플러그(202c)가 더 구비될 수 있다.
상기 제3 콘택 플러그(202c)의 상부면은 제1 및 제2 콘택 플러그(202a, 202b)의 상부면과 동일한 평면에 위치할 수 있다. 상기 제3 콘택 플러그(202c)의 저면은 상기 하부 패드(108a)의 상부면과 접할 수 있다.
상기 제4 콘택 플러그(202c) 상에는 상부 배선(350)이 더 구비될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 110 : 하부 층간 절연막
190 : 채널 구조물 202a : 제1 콘택 플러그
202b : 제2 콘택 플러그 134 : 제1 층간 절연막
164 : 제3 층간 절연막 172 : 제3 층간 절연막
108a : 하부 패드 230 : 게이트 패턴

Claims (10)

  1. 기판 상부면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 패턴들을 포함하는 제1 구조물;
    상기 제1 구조물과 연결되고, 각 층의 상기 게이트 패턴들과 전기적으로 연결되는 패드 패턴들을 포함하는 제2 구조물;
    상기 게이트 패턴들을 관통하여 상기 수직 방향으로 연장된 채널 구조물; 및
    상기 제2 구조물을 관통하여 상기 수직 방향으로 연장되고, 한 층의 패드 패턴과 전기적으로 연결되면서 상기 연결되는 패드 패턴 이외의 다른 층의 게이트 패턴과는 절연되는 제1 콘택 플러그를 포함하고,
    상기 채널 구조물의 측벽 및 제1 콘택 플러그의 측벽에는 각각 적어도 1개의 절곡부를 포함하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 채널 구조물에 포함되는 절곡부와 상기 제1 콘택 플러그에 포함되는 절곡부는 실질적으로 동일한 평면에 위치하는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 채널 구조물의 상부면 및 제1 콘택 플러그의 상부면은 실질적으로 동일한 평면에 위치하는 수직형 반도체 소자.
  4. 제1항에 있어서,
    상기 기판 상에 형성되는 회로 패턴;
    상기 회로 패턴과 전기적으로 연결되는 하부 패드; 및
    상기 하부 패드 상에 베이스 패턴 및 베이스 절연막을 포함하고,
    상기 제1 및 제2 구조물은 상기 베이스 패턴 또는 베이스 절연막 상에 구비되는 수직형 반도체 소자.
  5. 제4항에 있어서, 상기 채널 구조물의 저면은 상기 베이스 패턴과 접하고, 상기 제1 콘택 플러그의 저면은 상기 하부 패드와 접하는 수직형 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 구조물과 이격되고, 절연 물질을 포함하는 제3 구조물; 및
    상기 제3 구조물을 관통하여 상기 수직 방향으로 연장되고, 측벽에 절곡부를 포함하는 제2 콘택 플러그를 더 포함하는 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 제1 및 제2 구조물을 덮는 층간 절연막이 구비되고, 상기 층간 절연막의 상부면은 상기 채널 구조물의 상부면 및 제1 콘택 플러그의 상부면은 실질적으로 동일한 평면에 위치하는 수직형 반도체 소자.
  8. 기판 상에 형성되는 회로 패턴;
    상기 회로 패턴 상에 형성되는 베이스 패턴 및 베이스 절연막;
    상기 베이스 패턴 상에 구비되고, 상기 기판 상부면에 수직한 수직 방향을 따라 서로 이격되면서 적층되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되는 게이트 패턴들을 포함하는 제1 구조물;
    상기 제1 구조물과 연결되고, 각 층의 상기 게이트 패턴들과 전기적으로 연결되는 패드 패턴들을 포함하는 제2 구조물;
    상기 게이트 패턴들을 관통하여 상기 수직 방향으로 연장된 채널 구조물; 및
    상기 제2 구조물을 관통하여 상기 수직 방향으로 연장되고, 한 층의 패드 패턴과 상기 회로 패턴을 전기적으로 연결하는 제1 콘택 플러그를 포함하고,
    상기 채널 구조물의 상부면 및 제1 콘택 플러그의 상부면은 실질적으로 동일한 평면에 위치하는 수직형 반도체 소자.
  9. 제8항에 있어서,
    상기 채널 구조물의 측벽 및 제1 콘택 플러그의 측벽에는 각각 적어도 1개의 절곡부를 포함하는 수직형 반도체 소자.
  10. 제8항에 있어서, 상기 채널 구조물에 포함되는 절곡부와 상기 제1 콘택 플러그에 포함되는 절곡부는 실질적으로 동일한 평면에 위치하는 수직형 반도체 소자.
KR1020190073611A 2019-06-20 2019-06-20 수직형 반도체 소자 KR20200145102A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190073611A KR20200145102A (ko) 2019-06-20 2019-06-20 수직형 반도체 소자
US16/752,141 US11600632B2 (en) 2019-06-20 2020-01-24 Vertical memory with simplified integration
CN202010227760.1A CN112117279A (zh) 2019-06-20 2020-03-27 垂直存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190073611A KR20200145102A (ko) 2019-06-20 2019-06-20 수직형 반도체 소자

Publications (1)

Publication Number Publication Date
KR20200145102A true KR20200145102A (ko) 2020-12-30

Family

ID=73799638

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190073611A KR20200145102A (ko) 2019-06-20 2019-06-20 수직형 반도체 소자

Country Status (3)

Country Link
US (1) US11600632B2 (ko)
KR (1) KR20200145102A (ko)
CN (1) CN112117279A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210087818A (ko) * 2020-01-03 2021-07-13 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN115274680A (zh) * 2020-04-14 2022-11-01 长江存储科技有限责任公司 具有背面互连结构的三维存储器件
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027870A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9691781B1 (en) 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
KR102607833B1 (ko) 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2018049968A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 集積回路装置及びその製造方法
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10114590B1 (en) 2017-05-31 2018-10-30 Sandisk Technologies Llc Methods for three-dimensional nonvolatile memory that include multi-portion word lines
US10290645B2 (en) 2017-06-30 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for CMOS under array architecture and method of making thereof
KR20210032592A (ko) * 2019-09-16 2021-03-25 삼성전자주식회사 3차원 반도체 메모리 소자

Also Published As

Publication number Publication date
US20200402996A1 (en) 2020-12-24
CN112117279A (zh) 2020-12-22
US11600632B2 (en) 2023-03-07

Similar Documents

Publication Publication Date Title
US20230292515A1 (en) Vertical memory devices and methods of manufacturing the same
KR102541001B1 (ko) 수직형 메모리 장치
US11171151B2 (en) Vertical memory devices and methods of manufacturing the same
US11778826B2 (en) Vertical memory devices
KR20200007254A (ko) 부분적으로 확대된 채널 홀을 갖는 반도체 소자
KR20190087843A (ko) 반도체 장치
KR20210079087A (ko) 수직형 메모리 장치
KR20200145102A (ko) 수직형 반도체 소자
KR20200112013A (ko) 수직형 반도체 소자
KR20190123880A (ko) 수직형 메모리
KR20200032872A (ko) 멀티-스택 구조체를 갖는 반도체 소자
US11417603B2 (en) Semiconductor devices
KR20210092916A (ko) 배선 구조물 및 이를 포함하는 수직형 메모리 장치
KR20210002139A (ko) 수직형 메모리 장치
KR20200111551A (ko) 수직형 메모리 장치
US11672119B2 (en) Vertical memory devices
US20190378850A1 (en) Vertical memory devices
KR20210017132A (ko) 수직형 반도체 소자
US11792990B2 (en) Methods of manufacturing vertical memory devices
KR20240047679A (ko) 수직형 메모리 소자
KR20230169663A (ko) 본딩형 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination