CN112599528B - 半导体器件及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制备方法。半导体器件包括：第一芯片，形成有包括至少一个阵列区块的存储阵列，所述阵列区块包括多条沿第一横向延伸的字线与多条沿第二横向延伸的位线；以及，第二芯片，叠置在所述第一芯片上并与其构成电路连接，且形成有用以通过所述电路连接而控制所述阵列区块的局部字线译码器区块与局部位线译码器区块；其中，所述局部字线译码器区块与所述局部位线译码器区块二者至少其中之一配置于所述第二芯片中的所述阵列区块的俯视投影区域内。如此，可以使第一与第二芯片的俯视投影面积相等，缩小平面面积，并可以保持字线译码器与位线译码器和阵列区块中的字线与位线之间的连接平整度。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种关于存储器的半导体器件及其制备方法。
背景技术
NOR型闪存是目前市面上普遍使用的一种存储器。通常在一颗由存储芯片所构成的NOR型闪存芯片中，在存储芯片上通常配置有存储阵列。且所述存储阵列外围会配置有字线译码器(X-DEC)与位线译码器(或称“位线复用器”(Y-MUX))，用以进行存储阵列中的多数存储单元的定位，供进一步对存储单元进行读写动作。又，存储阵列通常会拆分成多个阵列区块，每个阵列区块包括多条沿第一横向延伸的字线与多条沿第二横向延伸的位线。在阵列区块字线延伸方向的其中一侧设置局部字线译码器，且在阵列区块位线延伸方向的其中一端设置局部位线译码器，与总位线译码器。这些多条位线与多条字线会各自平行地对应于位线译码器与字线译码器中的各控制输出端，以保持字线和位线译码器与各位线和各字线之间各连接线路的整齐配线布局。
但是，这种一个存储阵列加上外围的字线译码器与位线译码器的布局设计，占据了很大的平面面积。随着各项应用的小体积要求，这样的设计已不符时代的要求。因此，有必要研发一种能够使整体体积更小的NOR型闪存芯片。
发明内容
本发明提供了一种半导体器件及其制备方法，尤其是一种存储芯片及其制备方法，有效地解决了半导体器件中各器件占据过大平面面积的问题。
为了解决上述问题，本发明提供了一种半导体器件，所述半导体器件包括：
第一芯片，形成有存储阵列，所述存储阵列包括有至少一个阵列区块，所述阵列区块包括多条沿第一横向延伸的字线与多条沿第二横向延伸的位线；以及，
第二芯片，纵向叠置在所述第一芯片上并与所述第一芯片构成电路连接，且形成有用以通过所述电路连接而控制一个所述阵列区块的局部字线译码器与局部位线译码器，所述局部字线译码器与局部位线译码器形成局部字线译码器区块与局部位线译码器区块；
其中，所述局部字线译码器区块与所述局部位线译码器区块二者至少其中之一配置于所述第二芯片中的所述阵列区块的俯视投影区域内。
进一步优选地，所述阵列区块的所述俯视投影区域具有在所述第一横向与所述第二横向上的第一长度与第一宽度，所述局部位线译码器区块包括二个子局部位线译码器区块，且分别配置于所述俯视投影区域在所述第二横向上的二边缘内，且在所述第一横向上的长度小于或等于所述第一长度。
进一步优选地，所述阵列区块的所述俯视投影区域具有在所述第一横向与所述第二横向上的第一长度与第一宽度，所述局部字线译码器区块配置于所述俯视投影区域在所述第一横向上的至少其中一边缘内，且在所述第二横向上的宽度小于或等于所述第一宽度。
进一步优选地，所述阵列区块的所述俯视投影区域具有在所述第一横向与所述第二横向上的第一长度与第一宽度，所述局部位线译码器区块在所述第一横向上的长度与所述第一长度相同，且包括二个子局部位线译码器区块，所述二个子局部位线译码器区块分别配置于所述俯视投影区域在所述第二横向上的二边缘内，且所述局部字线译码器区块位于所述俯视投影区域内的所述二个子局部位线译码器区块之间，并且与所述二个子局部位线译码器区块在所述第二横向上的总和宽度小于或等于所述第一宽度。
进一步优选地，所述局部字线译码器区块包括二个子局部字线译码器区块，且并排位于所述俯视投影区域在所述第一横向上的其中一侧，且所述二个子局部字线译码器区块之间，隔着一个连接通道，所述连接通道用以供所述二个子局部字线译码器区块至少其中之一连接到所述阵列区块中的所述字线。
进一步优选地，所述字线包括奇数字线与偶数字线，所述位线包括奇数位线与偶数位线，且所述二个子局部字线译码器区块分别对应于对所述奇数字线与所述偶数字线的控制，所述二个子局部位线译码器区块分别对应于对所述奇数位线与所述偶数位线的控制。
进一步优选地，所述连接通道在所述第二横向上延伸，且所述二个子局部位线译码器区块各自包括二个被所述连接通道所隔开的次子局部位线译码器区块。
进一步优选地，所述阵列区块包括二个子阵列区块，所述二个子阵列区块在所述第一横向上分隔于所述连接通道俯视投影在所述第一芯片上而成的通道对应区域两侧，且所述局部字线译码器区块与所述局部位线译码器区块都配置于所述第二芯片中的所述二个子阵列区块的俯视投影区域内。
进一步优选地，所述第一芯片与第二芯片通过键合结构而达成所述电路连接，且所述键合结构包括位于所述第一芯片上的第一键合层与位于所述第二芯片上的第二键合层。
另一方面，本发明还提供了一种半导体器件的制备方法，所述制备方法包括：
提供第一芯片，所述第一芯片形成有存储阵列，所述存储阵列包括有至少一个阵列区块，所述阵列区块包括多条沿第一横向延伸的字线与多条沿第二横向延伸的位线；以及，
提供第二芯片，所述第二芯片形成有用以通过电路连接而控制一个所述阵列区块的局部字线译码器与局部位线译码器，且所述局部字线译码器与所述局部位线译码器分别形成局部字线译码器区块与局部位线译码器区块，且所述局部字线译码器区块与所述局部位线译码器区块二者至少其中之一，在所述第二芯片纵向叠置在所述第一芯片上并与所述第一芯片构成所述电路连接后，配置于所述第二芯片中的所述阵列区块的俯视投影区域内。
进一步优选地，所述制备方法包括：
在所述第一芯片上形成第一键合层；
在所述第二芯片上形成第二键合层；
将所述第二芯片叠置在所述第一芯片上，并通过所述第一键合层与所述第二键合层所形成的键合结构而达成所述电路连接。
根据以上所揭示的本发明，由于将控制一个阵列区块的局部字线译码器与局部位线译码器设置在第二芯片，并将所述第二芯片叠置在第一芯片上并与所述第一芯片构成电路连接，且其中，所述局部字线译码器与所述局部位线译码器所形成的局部字线译码器区块与局部位线译码器区块二者至少其中之一配置于所述第二芯片中的所述阵列区块的俯视投影区域内，因而可以减少存储芯片所占据的平面面积。
又，进一步，通过使所述局部位线译码器区块在所述第一横向上的长度小于或等于所述第一长度，且包括二个子局部位线译码器区块，所述二个子局部位线译码器区块分别配置于所述上述投影区域在第二横向上的二边缘内，且使所述局部字线译码器区块位于所述俯视投影区域内的所述二个子局部位线译码器区块之间，并且与所述二个子局部位线译码器区块在第二横向上的总和宽度小于或等于所述第一宽度。本发明可以使第一芯片与第二芯片中每个阵列区块相关的局部字线译码器与局部位线译码器都在各个阵列区块的俯视投影区域内，并可以保持字线译码器与位线译码器和阵列区块中的字线与位线之间的连接平整度。
附图说明
为了更清楚地说明本发明的技术方案，下面将对根据本发明各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中NOR型存储芯片的电路架构示意图。
图2是根据本发明第一实施例所提供的半导体器件的立体架构图。
图3是根据本发明第二实施例所提供的半导体器件的立体架构示意图。
图4是根据本发明第三实施例所提供的半导体器件的立体架构示意图。
图5是沿图2所示Q-Q’线截取的根据本发明实施例所提供的半导体器件的正视结构示意图。
图6是根据本发明实施例所提供的半导体器件的制备方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个组件内部的连通或两个组件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的半导体器件，尤其是对现有的NOR型存储芯片所占据的平面面积过大的问题，给出一种可以缩小平面面积，并可以使配线布局维持平整的解决方案，以下，将通过根据本发明的各种实施例给予说明。
首先，请参阅图1，图1是现有技术中NOR型存储芯片的电路架构图。如图1所示，NOR型存储芯片通常会包括位于存储阵列中的至少一个阵列区块100，每个存储阵列区块100包括多条沿第一方向X延伸的字线101与多条沿第二方向Y延伸的位线102，以及多个位于字线101与位线102交叉点上的存储单元103。在阵列区块100外围，还设有局部字线译码器104与局部位线译码器105，各接受外部地址信号A1～A6，以进行数据写入Din与数据读出Dout。
接着，请参阅图2及图5，图2是根据本发明第一实施例所提供的半导体器件的立体架构示意图，图5是沿图2所示Q-Q’线截取的根据本发明实施例所提供的半导体器件1的正视结构示意图，从图2和图5中可以直观的看到根据本发明的第一实施例半导体器件的各组成部分，以及各组成部分的相对位置关系。
如图2及图5所示，半导体器件1包括第一芯片10及第二芯片20，第一芯片10中形成有存储阵列，所述存储阵列包括有至少一个阵列区块100，每个阵列区块100包括多条沿第一横向X延伸的字线101与多条沿第二横向Y延伸的位线102，以及多个位于字线101与位线102交叉点上的存储单元103。图2中为了减少图示复杂度，因而没有示出形成存储阵列的多个阵列区域100，而是仅以一个阵列区块100作代表，阵列区块100中的字线101与位线102以及存储单元103也是仅显示出几条线与几个单元作为例示。
第二芯片20纵向叠置在第一芯片10上并与所述第一芯片10构成电路连接，并形成有用以通过所述电路连接而控制一个阵列区块100的局部字线译码器(未图示)与局部位线译码器(未图示)。所述局部字线译码器与局部位线译码器分别形成局部字线译码器区块201与局部位线译码器区块202；且局部位线译码器区块202配置于第二芯片20中的阵列区块100的俯视投影区域200内。
在一优选实施例中，如图5所示，第一芯片10与第二芯片20上分别形成有第一键合层110与第二键合层210。第一键合层110与第二键合层210中分别依电路布局设计而在适当位置形成有作为接触点的多个键合焊盘(pad)211。键合焊盘211各自连接到第一芯片10与第二芯片20上与阵列区块100和局部字线译码器与局部位线译码器适当连接的电路接线。图5中所示的键合焊盘211只是显示少数个作为举例用，实际上其数量可以因应实际需求而适当配置，且其形状也可以是大马士革形状。第一键合层110、第二键合层210构成键合结构。第一芯片10与第二芯片20通过所述键合结构当中的键合焊盘211而达成所述电路连接，进而使得在第二芯片20上的局部字线译码器与局部位线译码器可以控制第一芯片10上的阵列区块100中的存储单元103。第一键合层110与第二键合层210的材料优选的由绝缘材料制成，比如包括氮化硅、氧化硅以及氮化硅的掺杂材料或者氧化硅的掺杂材料，键合焊盘211的材料优选的为铜、钨或其他导电金属。
进一步，如图2所示，以一个由X-Y-Z轴所构成的三维坐标作说明，在第一实施例中，阵列区块100在Z方向的纵向上，具有一个俯视投影区域200，俯视投影区域200具有在第一横向X与第二横向Y上的第一长度X1与第一宽度Y1。局部位线译码器区块202包括二个子局部位线译码器区块2021，2022，且分别配置于俯视投影区域200在第二横向Y上的二边缘内(优选的靠近所述二边缘)，且在第一横向X上的长度小于或等于第一长度X1，优选地等于第一长度X1。局部字线译码器区块201配置于俯视投影区域200在第一横向X上的至少其中一边缘外(优选的靠近所述边缘)，且在第二横向Y上的宽度小于或等于第一宽度Y1，优选地等于第一宽度Y1。图5中也表示了局部位线译码器区块202以及俯视投影区域200的位置。
通过上述第一实施例的设置，由于第一芯片10不用设置局部位线译码器，且局部位线译码器区块202设置在第二芯片20中的阵列区块100的俯视投影区域200内，使得第一芯片10在第二横向Y上用来配置电路的面积可以减少；且第二芯片20中的局部位线译码器区块202在第二横向Y上所占的位置也可以在第一芯片10的阵列区块100的俯视投影区域200内，也即把逻辑电路的正向投影落在单个阵列区块100内，因而可以达到二颗芯片在第二横向Y上的尺寸都减少的效果。且由于局部位线译码器区块202通过键合结构直接向下与阵列区块100中的位线102进行连接，因而可以使二芯片之间的电路布局在二芯片的金属层中平整排列，不会杂乱交错，且不会增加电路在第二横向Y上所占据的尺寸，因而可以达到整个半导体器件缩小平面尺寸的目的。
以下，接着参考图3就根据本发明第二实施例所提供的半导体器件作说明。又，其中为了减少混淆，与图2所示第一实施例相同的器件与部位，以相同的标号来作表示。如图3所示，半导体器件1一样包括第一芯片10及第二芯片20，第一芯片10中形成有存储阵列，所述存储阵列包括有至少一个阵列区块100，每个阵列区块100包括多条沿第一横向X延伸的字线101与多条沿第二横向Y延伸的位线102，以及位于字线101与位线102交叉点上的存储单元103。
第二芯片20叠置在第一芯片10上并与所述第一芯片10构成电路连接，且形成有用以通过所述电路连接而控制一个阵列区块100的局部字线译码器(未图示)与局部位线译码器(未图示)。且所述局部字线译码器与局部位线译码器分别形成局部字线译码器区块201与局部位线译码器区块202，且局部字线译码器区块201配置于第二芯片20中的阵列区块100的俯视投影区域200内。第一芯片10与第二芯片20同样通过前述键合结构而构成电连接，此部分参考前述而不再重述。
进一步，如图3所示，在第二实施例中与第一实施例不同的是将局部字线译码器区块201设置在阵列区块100的俯视投影区域200内，藉以在第一横向X上减少尺寸。而局部位线译码器区块202则一样包括二个子局部位线译码器区块2021，2022，但分别配置于俯视投影区域200在第二横向Y的二边缘外侧，以让局部字线译码器区块201的各个输出端可以跟下方阵列区块100中的字线101平整对齐。
具体而言，如图3所示，阵列区块100的俯视投影区域200具有在第一横向X与第二横向Y上的第一长度X1与第一宽度Y1。局部字线译码器区块201配置于俯视投影区域200在第一横向X上的至少其中一边缘内(优选的靠近所述边缘)，且在第二横向Y上的宽度小于或等于第一宽度Y1，优选地等于第一宽度Y1。局部位线译码器区块202包括二个子局部位线译码器区块2021，2022，且在第一横向X上的长度小于或等于第一长度X1，优选地等于第一长度X1。在本实施例中，二个子局部位线译码器区块2021，2022配置于俯视投影区域200在第二横向Y上的二边缘外(优选的靠近所述二边缘)，且在第一横向X上的长度小于或等于第一长度X1，优选地等于第一长度X1。
通过上述第二实施例的设置，由于第一芯片10不用设置局部字线译码器，且局部字线译码器区块201设置在第二芯片20中的阵列区块100的俯视投影区域200内，使得第一芯片10在第一横向X上用来配置电路的面积可以减少。且第二芯片20中的局部字线译码器区块201在第一横向X上所占的位置也可以在第一芯片10的阵列区块100的俯视投影区域200内，也即把逻辑电路的正向投影落在单个阵列区块100内，因而可以达到二颗芯片在第一横向X上的尺寸都减少的效果。且由于局部字线译码器区块201通过键合结构直接向下与阵列区块100中的字线101进行连接，因而可以使二芯片之间的电路布局在二芯片的金属层中平整排列，不会杂乱交错，且不会增加电路在第一横向X上所占据的尺寸，因而可以达到整个半导体器件缩小尺寸的目的。
以下，接着参考图4就根据本发明第三实施例所提供的半导体器件作说明。又，其中一样为了减少混淆，与图2所示第一实施例相同的器件与部位，以相同的标号来作表示。如图4所示，半导体器件1一样包括第一芯片10及第二芯片20；第一芯片10中形成有存储阵列，所述存储阵列包括有至少一个阵列区块100，每个阵列区块100包括多条沿第一横向X延伸的字线101与多条沿第二横向Y延伸的位线102，以及位于字线101与位线102交叉点上的存储单元103。
第二芯片20在纵向Z上叠置在第一芯片10上并与所述第一芯片10构成电路连接，且形成有通过所述电路连接而控制一个阵列区块100的局部字线译码器与局部位线译码器。所述局部字线译码器与所述局部位线译码器分别设置在局部字线译码器区块201与局部位线译码器区块202内，且局部字线译码器区块201配置于第二芯片20中的阵列区块100的俯视投影区域200内。第一芯片10与第二芯片20同样通过前述键合结构而构成电连接，此部分参考前述而不再重述。
进一步，如图4所示，在第三实施例中与第一实施例不同的是将局部字线译码器区块201与局部位线译码器区块202都设置在阵列区块100的俯视投影区域200内，藉以在第一横向X与第二横向Y上都减少集成电路所占用的平面面积，进而减少芯片尺寸，并使上下二芯片所占用的平面面积实质相等，而有利于二芯片的键合连接。
具体而言，如图4所示，阵列区块100的俯视投影区域200具有在第一横向X与第二横向Y上的第一长度X1’与第一宽度Y1。局部位线译码器区块202在第一横向X上的长度小于或等于第一长度X1’，优选地等于第一长度X1’。且局部位线译码器区块202包括二个子局部位线译码器区块2021，2022，二个子局部位线译码器区块2021，2022分别配置于俯视投影区域200在第二横向Y上的二边缘内(优选的靠近所述二边缘)，且局部字线译码器区块201位于俯视投影区域200内的二个子局部位线译码区块器2021，2022之间，并且与二个子局部位线译码器区块2021，2022在第二横向Y上的总和宽度小于或等于第一宽度Y1，优选地等于第一宽度Y1。
进一步优选的，由于局部字线译码器区块201与局部位线译码器区块202都位于俯视投影区域200内，将会有部分局部字线译码器区块201的输出端无法与局部位线译码器区块202下方的字线101平整对齐。因此在此第三实施例中，设置了一个连接通道S1，并将局部字线译码器区块201也分成二个子局部字线译码器区块201a，201b，且并排排列于所述连接通道S1二侧，再使其中至少一个子局部字线译码器区块的输出端，可以经由所述连接通道S1中的布线，以平整排列的方式连接到第一芯片10中位于局部字线译码器区块201下方的对应字线101上。
具体而言，如图4所示，局部字线译码器区块201包括二个子局部字线译码器区块201a，201b，且并排位于俯视投影区域200在第一横向X上的其中一侧。且二个子局部字线译码器区块201a，201b之间隔着一连接通道S1。所述连接通道S1用以供二个子局部字线译码器区块201a，201b至少其中之一连接到阵列区块100中相对应的字线101。如图4所示，二个子局部字线译码器区块中的其中之一子局部字线译码器区块201b即通过布局于连接通道S1中的连接线120，以及上述键合结构当中的键合焊盘211而连接到下方的对应字线101上。连接线120与键合焊盘211的数量依需要而定。
进一步优选的，字线101包括奇数字线与偶数字线，位线102包括奇数位线与偶数位线。二个子局部字线译码器区块201a，201b分别对应于对所述奇数字线与所述偶数字线的控制，所述二个子局部位线译码器区块2021，2022分别对应于对所述奇数位线与所述偶数位线的控制。
又进一步优选的，由于连接通道S1的设置，为了使俯视投影区域和局部字线与局部位线译码器区块的布局位置相切齐而达成同样大小的平面面积，即让连接通道S1在所述第二横向Y上延伸。二个子局部位线译码器区块2021，2022各自包括二个被连接通道S1所隔开的次子局部位线译码器区块，分别为2021a和2021b，以及2022a和2022b。
同时，阵列区块100也包括二个子阵列区块100a，100b。所述二个子阵列区块100a，100b在所述第一横向X上分隔于连接通道S1俯视投影在第一芯片10上通道对应区域两侧，因而能使得局部字线译码器区块201与局部位线译码器区块202都配置于第二芯片20中的二个子阵列区块100a，100b的俯视投影区域200内。具体而言，二个子阵列区块100a，100b之间仍有字线101相连，但是位线102则会被连接通道S1分隔在二个子阵列区块100a，100b中。
通过上述第三实施例的配置，由于第一芯片10不用设置局部字线译码器与局部位线译码器，且局部字线译码器区块201与局部位线译码器区块202都设置在第二芯片20中的阵列区块100的俯视投影区域200内，使得第一芯片10在第一横向X与第二横向Y上的尺寸可以减少。且第二芯片20在第一横向X与第二横向Y上的尺寸也可以配置成跟第一芯片10一样，把局部字线译码器区块201与局部位线译码器区块202等逻辑电路的正向投影落在单个阵列区块100内，因而可以达到二芯片的尺寸都减少的效果。且由于通过键合结构进行连接，可以使二芯片之间的电路布局相当平整。并且，由于局部字线译码器区块201与局部位线译码器区块202设置在阵列区块100的边缘，而能以最短距离连接，减少电路损耗。其中，虽然有连接通道S1的设置，但相对于整个阵列区块大小而言，连接通道S1所占用的面积相当微小，因而仍能使第一与第二芯片都在第一横向X与第二横向Y上获得尺寸的缩减，以及尺寸的相匹配，并能使第一芯片与第二芯片之间的连接导线保持平整与最短连接距离。
综合以上三个实施例，本发明可以归纳为揭示一种半导体器件，所述半导体器件包括：第一芯片，形成有存储阵列，所述存储阵列包括有至少一个阵列区块，所述阵列区块包括多条沿第一横向延伸的字线与多条沿第二横向延伸的位线；以及，第二芯片，纵向叠置在所述第一芯片上并与所述第一芯片构成电路连接，并形成有用以通过所述电路连接而控制一个所述阵列区块的局部字线译码器与局部位线译码器，且所述局部字线译码器与所述局部位线译码器分别形成局部字线译码器区块与局部位线译码器区块；其中，所述局部字线译码器区块与所述局部位线译码器区块二者至少其中之一配置于所述第二芯片中的所述阵列区块的俯视投影区域内。
又，进一步，根据上述实施例，本发明同时揭示了一种根据本发明实施例所提供的半导体器件的制备方法，此方法如图6所示，并可参考前面图2至图5所揭示的半导体器件的结构图。
所述制备方法主要包括：
步骤S10：提供第一芯片10，第一芯片10上形成有存储阵列，所述存储阵列包括有至少一个阵列区块100，阵列区块100包括多条沿第一横向X延伸的字线101与多条沿第二横向Y延伸的位线102；以及
步骤S20：提供第二芯片20，第二芯片20上形成有用以通过电路连接而控制一个阵列区块100的局部字线译码器与局部位线译码器，且所述局部字线译码器与局部位线译码器分别形成局部字线译码器区块201与局部位线译码器区块202；且局部字线译码器区块201与局部位线译码器区块202二者至少其中之一，在第二芯片20纵向叠置在第一芯片10上并与第一芯片10构成电路连接后，配置于第二芯片20中的阵列区块100的俯视投影区域200内。
优选的，所述制备方法还包括分别在步骤S10与步骤S20之后的：
步骤S15：在第一芯片10上形成第一键合层110，内含键合焊盘211；和
步骤S25：在第二芯片20上形成第二键合层210，内含键合焊盘211；以及，
最后的步骤S30：将第二芯片20叠置在第一芯片10上，并通过第一键合层110与第二键合层210所形成的键合结构而达成所述电路连接。
通过上述制备方法，本发明可以提供一种创新的存储芯片，不仅具有缩小的平面面积，并能使二个芯片之间的布线保持平整，且使信号的传输具有最好的效率。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (11)

1.一种半导体器件，其特征在于，所述半导体器件包括：
第一芯片，形成有存储阵列，所述存储阵列包括有至少一个阵列区块，所述阵列区块包括多条沿第一横向延伸的字线与多条沿第二横向延伸的位线；每个所述阵列区块包括至少一个子阵列区块；以及，
第二芯片，纵向叠置在所述第一芯片上并与所述第一芯片构成电路连接，且形成有通过所述电路连接而控制一个所述阵列区块的局部字线译码器与局部位线译码器，所述局部字线译码器与局部位线译码器分别形成局部字线译码器区块与局部位线译码器区块；
其中，所述局部字线译码器区块与所述局部位线译码器区块二者至少其中之一配置于所述第二芯片中的所述阵列区块的俯视投影区域内；所述局部位线译码器区块包括二个子局部位线译码器区块，一个所述子阵列区块对应二个子局部位线译码器区块和一个局部字线译码器区块。
2.根据权利要求1所述的半导体器件，其特征在于，所述阵列区块的所述俯视投影区域具有在所述第一横向与所述第二横向上的第一长度与第一宽度，所述二个子局部位线译码器区块分别配置于所述俯视投影区域在所述第二横向上的二边缘内，且在所述第一横向上的长度小于或等于所述第一长度。
3.根据权利要求1所述的半导体器件，其特征在于，所述阵列区块的所述俯视投影区域具有在所述第一横向与所述第二横向上的第一长度与第一宽度，所述局部字线译码器区块配置于所述俯视投影区域在所述第一横向上的至少其中一边缘内，且在所述第二横向上的宽度小于或等于所述第一宽度。
4.根据权利要求1所述的半导体器件，其特征在于，所述阵列区块的所述俯视投影区域具有在所述第一横向与所述第二横向上的第一长度与第一宽度，所述局部位线译码器区块在所述第一横向上的长度与所述第一长度相同，所述二个子局部位线译码器区块分别配置于所述俯视投影区域在所述第二横向上的二边缘内，且所述局部字线译码器区块位于所述俯视投影区域内的所述二个子局部位线译码器区块之间，并且与所述二个子局部位线译码器区块在所述第二横向上的总和宽度小于或等于所述第一宽度。
5.根据权利要求4所述的半导体器件，其特征在于，所述局部字线译码器区块包括二个子局部字线译码器区块，且并排位于所述俯视投影区域在所述第一横向上的其中一侧，且所述二个子局部字线译码器区块之间隔着一个连接通道，所述连接通道用以供所述二个子局部字线译码器区块至少其中之一连接到所述阵列区块中的所述字线。
6.根据权利要求5所述的半导体器件，其特征在于，所述字线包括奇数字线与偶数字线，所述位线包括奇数位线与偶数位线，且所述二个子局部字线译码器区块分别对应于对所述奇数字线与所述偶数字线的控制，所述二个子局部位线译码器区块分别对应于对所述奇数位线与所述偶数位线的控制。
7.根据权利要求5所述的半导体器件，其特征在于，所述连接通道在所述第二横向上延伸，且所述二个子局部位线译码器区块各自包括二个被所述连接通道所隔开的次子局部位线译码器区块。
8.根据权利要求5或7所述的半导体器件，其特征在于，所述阵列区块包括二个子阵列区块，所述二个子阵列区块在所述第一横向上分隔于所述连接通道俯视投影在所述第一芯片上而成的通道对应区域两侧，且所述局部字线译码器区块与所述局部位线译码器区块都配置于所述第二芯片中的所述二个子阵列区块的俯视投影区域内。
9.根据权利要求1所述的半导体器件，其特征在于，所述第一芯片与所述第二芯片通过键合结构而达成所述电路连接，且所述键合结构包括位于所述第一芯片上的第一键合层与位于所述第二芯片上的第二键合层。
10.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
提供第一芯片，所述第一芯片形成有存储阵列，所述存储阵列包括有至少一个阵列区块，所述阵列区块包括多条沿第一横向延伸的字线与多条沿第二横向延伸的位线；每个所述阵列区块包括至少一个子阵列区块；以及，
提供第二芯片，所述第二芯片形成有通过电路连接而控制一个所述阵列区块的局部字线译码器与局部位线译码器，所述局部字线译码器与局部位线译码形成局部字线译码器区块与局部位线译码器区块，且所述局部字线译码器区块与所述局部位线译码器区块二者至少其中之一，在所述第二芯片纵向叠置在所述第一芯片上并与所述第一芯片构成所述电路连接后，配置于所述第二芯片中的所述阵列区块的俯视投影区域内；所述局部位线译码器区块包括二个子局部位线译码器区块，一个所述子阵列区块对应二个子局部位线译码器区块和一个局部字线译码器区块。
11.根据权利要求10所述的制备方法，其特征在于，所述制备方法包括：
在所述第一芯片上形成第一键合层；
在所述第二芯片上形成第二键合层；
将所述第二芯片叠置在所述第一芯片上，并通过所述第一键合层与所述第二键合层所形成的键合结构而达成所述电路连接。
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