TWI815217B - 半導體裝置及其製備方法 - Google Patents

半導體裝置及其製備方法 Download PDF

Info

Publication number
TWI815217B
TWI815217B TW110142659A TW110142659A TWI815217B TW I815217 B TWI815217 B TW I815217B TW 110142659 A TW110142659 A TW 110142659A TW 110142659 A TW110142659 A TW 110142659A TW I815217 B TWI815217 B TW I815217B
Authority
TW
Taiwan
Prior art keywords
line decoder
local
bit line
block
wafer
Prior art date
Application number
TW110142659A
Other languages
English (en)
Other versions
TW202223723A (zh
Inventor
李銀
Original Assignee
大陸商武漢新芯集成電路製造有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商武漢新芯集成電路製造有限公司 filed Critical 大陸商武漢新芯集成電路製造有限公司
Publication of TW202223723A publication Critical patent/TW202223723A/zh
Application granted granted Critical
Publication of TWI815217B publication Critical patent/TWI815217B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Abstract

一種半導體裝置，包括：第一晶片，形成有包括至少一個陣列區塊的存儲陣列，所述陣列區塊包括多條沿第一橫向延伸的字線與多條沿第二橫向延伸的位線；以及，第二晶片，疊置在所述第一晶片上並與其構成電路連接，且形成有用以通過所述電路連接而控制所述陣列區塊的局部字線譯碼器區塊與局部位線譯碼器區塊；其中，所述局部字線譯碼器區塊與所述局部位線譯碼器區塊二者至少其中之一配置於所述第二晶片中的所述陣列區塊的俯視投影區域內。

Description

半導體裝置及其製備方法
本發明關於半導體技術領域，特別是關於一種關於存儲器的半導體裝置及其製備方法。
NOR型閃存是目前市面上普遍使用的一種存儲器。通常在一顆由存儲晶片所構成的NOR型閃存晶片中，在存儲晶片上通常配置有存儲陣列。且所述存儲陣列外圍會配置有字線譯碼器（X-DEC）與位線譯碼器(或稱“位線複用器”（Y-MUX）)，用以進行存儲陣列中的多數存儲單元的定位，供進一步對存儲單元進行讀寫動作。又，存儲陣列通常會拆分成多個陣列區塊，每個陣列區塊包括多條沿第一橫向延伸的字線與多條沿第二橫向延伸的位線。在陣列區塊字線延伸方向的其中一側設置局部字線譯碼器，且在陣列區塊位線延伸方向的其中一端設置局部位線譯碼器，與總位線譯碼器。這些多條位線與多條字線會各自平行地對應於位線譯碼器與字線譯碼器中的各控制輸出端，以保持字線和位線譯碼器與各位線和各字線之間各連接線路的整齊配線布局。
但是，這種一個存儲陣列加上外圍的字線譯碼器與位線譯碼器的布局設計，占據了很大的平面面積。隨著各項應用的小體積要求，這樣的設計已不符時代的要求。因此，有必要研發一種能够使整體體積更小的NOR型閃存晶片。
本發明提供了一種半導體裝置及其製備方法，尤其是一種存儲晶片及其製備方法，有效地解决了半導體裝置中各裝置占據過大平面面積的問題。
爲了解决上述問題，本發明提供了一種半導體裝置，所述半導體裝置包括：
第一晶片，形成有存儲陣列，所述存儲陣列包括有至少一個陣列區塊，所述陣列區塊包括多條沿第一橫向延伸的字線與多條沿第二橫向延伸的位線；以及，
第二晶片，縱向疊置在所述第一晶片上並與所述第一晶片構成電路連接，且形成有用以通過所述電路連接而控制一個所述陣列區塊的局部字線譯碼器與局部位線譯碼器，所述局部字線譯碼器與局部位線譯碼器形成局部字線譯碼器區塊與局部位線譯碼器區塊;
其中，所述局部字線譯碼器區塊與所述局部位線譯碼器區塊二者至少其中之一配置於所述第二晶片中的所述陣列區塊的俯視投影區域內。
進一步優選地，所述陣列區塊的所述俯視投影區域具有在所述第一橫向與所述第二橫向上的第一長度與第一寬度，所述局部位線譯碼器區塊包括二個子局部位線譯碼器區塊，且分別配置於所述俯視投影區域在所述第二橫向上的二邊緣內，且在所述第一橫向上的長度小於或等於所述第一長度。
進一步優選地，所述陣列區塊的所述俯視投影區域具有在所述第一橫向與所述第二橫向上的第一長度與第一寬度，所述局部字線譯碼器區塊配置於所述俯視投影區域在所述第一橫向上的至少其中一邊緣內，且在所述第二橫向上的寬度小於或等於所述第一寬度。
進一步優選地，所述陣列區塊的所述俯視投影區域具有在所述第一橫向與所述第二橫向上的第一長度與第一寬度，所述局部位線譯碼器區塊在所述第一橫向上的長度與所述第一長度相同，且包括二個子局部位線譯碼器區塊，所述二個子局部位線譯碼器區塊分別配置於所述俯視投影區域在所述第二橫向上的二邊緣內，且所述局部字線譯碼器區塊位於所述俯視投影區域內的所述二個子局部位線譯碼器區塊之間，並且與所述二個子局部位線譯碼器區塊在所述第二橫向上的總和寬度小於或等於所述第一寬度。
進一步優選地，所述局部字線譯碼器區塊包括二個子局部字線譯碼器區塊，且並排位於所述俯視投影區域在所述第一橫向上的其中一側，且所述二個子局部字線譯碼器區塊之間，隔著一個連接通道，所述連接通道用以供所述二個子局部字線譯碼器區塊至少其中之一連接到所述陣列區塊中的所述字線。
進一步優選地，所述字線包括奇數字線與偶數字線，所述位線包括奇數位線與偶數位線，且所述二個子局部字線譯碼器區塊分別對應於對所述奇數字線與所述偶數字線的控制，所述二個子局部位線譯碼器區塊分別對應於對所述奇數位線與所述偶數位線的控制。
進一步優選地，所述連接通道在所述第二橫向上延伸，且所述二個子局部位線譯碼器區塊各自包括二個被所述連接通道所隔開的次子局部位線譯碼器區塊。
進一步優選地，所述陣列區塊包括二個子陣列區塊，所述二個子陣列區塊在所述第一橫向上分隔於所述連接通道俯視投影在所述第一晶片上而成的通道對應區域兩側，且所述局部字線譯碼器區塊與所述局部位線譯碼器區塊都配置於所述第二晶片中的所述二個子陣列區塊的俯視投影區域內。
進一步優選地，所述第一晶片與第二晶片通過鍵合結構而達成所述電路連接，且所述鍵合結構包括位於所述第一晶片上的第一鍵合層與位於所述第二晶片上的第二鍵合層。
另一方面，本發明還提供了一種半導體裝置的製備方法，所述製備方法包括：
提供第一晶片，所述第一晶片形成有存儲陣列，所述存儲陣列包括有至少一個陣列區塊，所述陣列區塊包括多條沿第一橫向延伸的字線與多條沿第二橫向延伸的位線；以及，
提供第二晶片，所述第二晶片形成有用以通過電路連接而控制一個所述陣列區塊的局部字線譯碼器與局部位線譯碼器，且所述局部字線譯碼器與所述局部位線譯碼器分別形成局部字線譯碼器區塊與局部位線譯碼器區塊，且所述局部字線譯碼器區塊與所述局部位線譯碼器區塊二者至少其中之一，在所述第二晶片縱向疊置在所述第一晶片上並與所述第一晶片構成所述電路連接後，配置於所述第二晶片中的所述陣列區塊的俯視投影區域內。
進一步優選地，所述製備方法包括：
在所述第一晶片上形成第一鍵合層;
在所述第二晶片上形成第二鍵合層;
將所述第二晶片疊置在所述第一晶片上，並通過所述第一鍵合層與所述第二鍵合層所形成的鍵合結構而達成所述電路連接。
根據以上所揭示的本發明，由於將控制一個陣列區塊的局部字線譯碼器與局部位線譯碼器設置在第二晶片，並將所述第二晶片疊置在第一晶片上並與所述第一晶片構成電路連接，且其中，所述局部字線譯碼器與所述局部位線譯碼器所形成的局部字線譯碼器區塊與局部位線譯碼器區塊二者至少其中之一配置於所述第二晶片中的所述陣列區塊的俯視投影區域內，因而可以减少存儲晶片所占據的平面面積。
又，進一步，通過使所述局部位線譯碼器區塊在所述第一橫向上的長度小於或等於所述第一長度，且包括二個子局部位線譯碼器區塊，所述二個子局部位線譯碼器區塊分別配置於所述上述投影區域在第二橫向上的二邊緣內，且使所述局部字線譯碼器區塊位於所述俯視投影區域內的所述二個子局部位線譯碼器區塊之間，並且與所述二個子局部位線譯碼器區塊在第二橫向上的總和寬度小於或等於所述第一寬度。本發明可以使第一晶片與第二晶片中每個陣列區塊相關的局部字線譯碼器與局部位線譯碼器都在各個陣列區塊的俯視投影區域內，並可以保持字線譯碼器與位線譯碼器和陣列區塊中的字線與位線之間的連接平整度。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。顯然，所描述的實施例僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬本發明保護的範圍。
在本發明的描述中，需要理解的是，術語“中心”、“縱向”、“橫向”、“長度”、“寬度”、“厚度”、“上”、“下”、“前”、“後”、“左”、“右”、“竪直”、“水平”、“頂”、“底”、“內”、“外”、“順時針”、“逆時針”等指示的方位或位置關係爲基於附圖所示的方位或位置關係，僅是爲了便於描述本發明和簡化描述，而不是指示或暗示所指的裝置或組件必須具有特定的方位、以特定的方位構造和操作，因此不能理解爲對本發明的限制。此外，術語“第一”、“第二”僅用於描述目的，而不能理解爲指示或暗示相對重要性或者隱含指明所指示的技術特徵的數量。由此，限定有“第一”、“第二”的特徵可以明示或者隱含地包括一個或者更多個所述特徵。在本發明的描述中，“多個”的含義是兩個或兩個以上，除非另有明確具體的限定。
在本發明的描述中，需要說明的是，除非另有明確的規定和限定，術語“安裝”、“相連”、“連接”應做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機械連接，也可以是電連接或可以相互通訊；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個組件內部的連通或兩個組件的相互作用關係。對於本領域的普通技術人員而言，可以根據具體情况理解上述術語在本發明中的具體含義。
在本發明中，除非另有明確的規定和限定，第一特徵在第二特徵之“上”或之“下”可以包括第一和第二特徵直接接觸，也可以包括第一和第二特徵不是直接接觸而是通過它們之間的另外的特徵接觸。而且，第一特徵在第二特徵“之上”、“上方”和“上面”包括第一特徵在第二特徵正上方和斜上方，或僅僅表示第一特徵水平高度高於第二特徵。第一特徵在第二特徵“之下”、“下方”和“下面”包括第一特徵在第二特徵正下方和斜下方，或僅僅表示第一特徵水平高度小於第二特徵。
下文的公開提供了許多不同的實施方式或例子用來實現本發明的不同結構。爲了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅爲示例，並且目的不在於限制本發明。此外，本發明可以在不同例子中重複參考數字和/或參考字母，這種重複是爲了簡化和清楚的目的，其本身不指示所討論各種實施方式和/或設置之間的關係。此外，本發明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的應用和/或其他材料的使用。
本發明針對現有的半導體裝置，尤其是對現有的NOR型存儲晶片所占據的平面面積過大的問題，給出一種可以縮小平面面積，並可以使配線布局維持平整的解决方案，以下，將通過根據本發明的各種實施例給予說明。
首先，請參閱圖1，圖1是現有技術中NOR型存儲晶片的電路架構圖。如圖1所示，NOR型存儲晶片通常會包括位於存儲陣列中的至少一個陣列區塊100，每個存儲陣列區塊100包括多條沿第一方向X延伸的字線101與多條沿第二方向Y延伸的位線102，以及多個位於字線101與位線102交叉點上的存儲單元103。在陣列區塊100外圍，還設有局部字線譯碼器104與局部位線譯碼器105，各接受外部地址信號A1~A6，以進行數據寫入Din與數據讀出Dout。
接著，請參閱圖2及圖5，圖2是根據本發明第一實施例所提供的半導體裝置的立體架構示意圖，圖5是沿圖2所示Q-Q’線截取的根據本發明實施例所提供的半導體裝置1的正視結構示意圖，從圖2和圖5中可以直觀的看到根據本發明的第一實施例半導體裝置的各組成部分，以及各組成部分的相對位置關係。
如圖2及圖5所示，半導體裝置1包括第一晶片10及第二晶片20，第一晶片10中形成有存儲陣列，所述存儲陣列包括有至少一個陣列區塊100，每個陣列區塊100包括多條沿第一橫向X延伸的字線101與多條沿第二橫向Y延伸的位線102，以及多個位於字線101與位線102交叉點上的存儲單元103。圖2中爲了减少圖示複雜度，因而沒有示出形成存儲陣列的多個陣列區域100，而是僅以一個陣列區塊100作代表，陣列區塊100中的字線101與位線102以及存儲單元103也是僅顯示出幾條線與幾個單元作爲例示。
第二晶片20縱向疊置在第一晶片10上並與所述第一晶片10構成電路連接，並形成有用以通過所述電路連接而控制一個陣列區塊100的局部字線譯碼器（未圖示）與局部位線譯碼器（未圖示）。所述局部字線譯碼器與局部位線譯碼器分別形成局部字線譯碼器區塊201與局部位線譯碼器區塊202；且局部位線譯碼器區塊202配置於第二晶片20中的陣列區塊100的俯視投影區域200內。
在一優選實施例中，如圖5所示，第一晶片10與第二晶片20上分別形成有第一鍵合層110與第二鍵合層210。第一鍵合層110與第二鍵合層210中分別依電路布局設計而在適當位置形成有作爲接觸點的多個鍵合焊盤（pad）211。鍵合焊盤211各自連接到第一晶片10與第二晶片20上與陣列區塊100和局部字線譯碼器與局部位線譯碼器適當連接的電路接線。圖5中所示的鍵合焊盤211只是顯示少數個作爲舉例用，實際上其數量可以因應實際需求而適當配置，且其形狀也可以是大馬士革形狀。第一鍵合層110、第二鍵合層210構成鍵合結構。第一晶片10與第二晶片20通過所述鍵合結構當中的鍵合焊盤211而達成所述電路連接，進而使得在第二晶片20上的局部字線譯碼器與局部位線譯碼器可以控制第一晶片10上的陣列區塊100中的存儲單元103。第一鍵合層110與第二鍵合層210的材料優選的由絕緣材料製成，比如包括氮化矽、氧化矽以及氮化矽的摻雜材料或者氧化矽的摻雜材料，鍵合焊盤211的材料優選的爲銅、鎢或其他導電金屬。
進一步，如圖2所示，以一個由X-Y-Z軸所構成的三維座標作說明，在第一實施例中，陣列區塊100在Z方向的縱向上，具有一個俯視投影區域200，俯視投影區域200具有在第一橫向X與第二橫向Y上的第一長度X1與第一寬度Y1。局部位線譯碼器區塊202包括二個子局部位線譯碼器區塊2021，2022，且分別配置於俯視投影區域200在第二橫向Y上的二邊緣內（優選的靠近所述二邊緣），且在第一橫向X上的長度小於或等於第一長度X1，優選地等於第一長度X1。局部字線譯碼器區塊201配置於俯視投影區域200在第一橫向X上的至少其中一邊緣外（優選的靠近所述邊緣），且在第二橫向Y上的寬度小於或等於第一寬度Y1，優選地等於第一寬度Y1。圖5中也表示了局部位線譯碼器區塊202以及俯視投影區域200的位置。
通過上述第一實施例的設置，由於第一晶片10不用設置局部位線譯碼器，且局部位線譯碼器區塊202設置在第二晶片20中的陣列區塊100的俯視投影區域200內，使得第一晶片10在第二橫向Y上用來配置電路的面積可以减少；且第二晶片20中的局部位線譯碼器區塊202在第二橫向Y上所占的位置也可以在第一晶片10的陣列區塊100的俯視投影區域200內，也即把邏輯電路的正向投影落在單個陣列區塊100內，因而可以達到二顆晶片在第二橫向Y上的尺寸都减少的效果。且由於局部位線譯碼器區塊202通過鍵合結構直接向下與陣列區塊100中的位線102進行連接，因而可以使二晶片之間的電路布局在二晶片的金屬層中平整排列，不會雜亂交錯，且不會增加電路在第二橫向Y上所占據的尺寸，因而可以達到整個半導體裝置縮小平面尺寸的目的。
以下，接著參考圖3就根據本發明第二實施例所提供的半導體裝置作說明。又，其中爲了减少混淆，與圖2所示第一實施例相同的裝置與部位，以相同的標號來作表示。如圖3所示，半導體裝置1一樣包括第一晶片10及第二晶片20，第一晶片10中形成有存儲陣列，所述存儲陣列包括有至少一個陣列區塊100，每個陣列區塊100包括多條沿第一橫向X延伸的字線101與多條沿第二橫向Y延伸的位線102，以及位於字線101與位線102交叉點上的存儲單元103。
第二晶片20疊置在第一晶片10上並與所述第一晶片10構成電路連接，且形成有用以通過所述電路連接而控制一個陣列區塊100的局部字線譯碼器（未圖示）與局部位線譯碼器（未圖示）。且所述局部字線譯碼器與局部位線譯碼器分別形成局部字線譯碼器區塊201與局部位線譯碼器區塊202，且局部字線譯碼器區塊201配置於第二晶片20中的陣列區塊100的俯視投影區域200內。第一晶片10與第二晶片20同樣通過前述鍵合結構而構成電連接，此部分參考前述而不再重述。
進一步，如圖3所示，在第二實施例中與第一實施例不同的是將局部字線譯碼器區塊201設置在陣列區塊100的俯視投影區域200內，藉以在第一橫向X上减少尺寸。而局部位線譯碼器區塊202則一樣包括二個子局部位線譯碼器區塊2021，2022，但分別配置於俯視投影區域200在第二橫向Y的二邊緣外側，以讓局部字線譯碼器區塊201的各個輸出端可以跟下方陣列區塊100中的字線101平整對齊。
具體而言，如圖3所示，陣列區塊100的俯視投影區域200具有在第一橫向X與第二橫向Y上的第一長度X1與第一寬度Y1。局部字線譯碼器區塊201配置於俯視投影區域200在第一橫向X上的至少其中一邊緣內（優選的靠近所述邊緣），且在第二橫向Y上的寬度小於或等於第一寬度Y1，優選地等於第一寬度Y1。局部位線譯碼器區塊202包括二個子局部位線譯碼器區塊2021，2022，且在第一橫向X上的長度小於或等於第一長度X1，優選地等於第一長度X1。 在本實施例中，二個子局部位線譯碼器區塊2021，2022配置於俯視投影區域200在第二橫向Y上的二邊緣外（優選的靠近所述二邊緣），且在第一橫向X上的長度小於或等於第一長度X1，優選地等於第一長度X1。
通過上述第二實施例的設置，由於第一晶片10不用設置局部字線譯碼器，且局部字線譯碼器區塊201設置在第二晶片20中的陣列區塊100的俯視投影區域200內，使得第一晶片10在第一橫向X上用來配置電路的面積可以减少。且第二晶片20中的局部字線譯碼器區塊201在第一橫向X上所占的位置也可以在第一晶片10的陣列區塊100的俯視投影區域200內，也即把邏輯電路的正向投影落在單個陣列區塊100內，因而可以達到二顆晶片在第一橫向X上的尺寸都减少的效果。且由於局部字線譯碼器區塊201通過鍵合結構直接向下與陣列區塊100中的字線101進行連接，因而可以使二晶片之間的電路布局在二晶片的金屬層中平整排列，不會雜亂交錯，且不會增加電路在第一橫向X上所占據的尺寸，因而可以達到整個半導體裝置縮小尺寸的目的。
以下，接著參考圖4就根據本發明第三實施例所提供的半導體裝置作說明。又，其中一樣爲了减少混淆，與圖2所示第一實施例相同的裝置與部位，以相同的標號來作表示。如圖4所示，半導體裝置1一樣包括第一晶片10及第二晶片20；第一晶片10中形成有存儲陣列，所述存儲陣列包括有至少一個陣列區塊100，每個陣列區塊100包括多條沿第一橫向X延伸的字線101與多條沿第二橫向Y延伸的位線102，以及位於字線101與位線102交叉點上的存儲單元103。
第二晶片20在縱向Z上疊置在第一晶片10上並與所述第一晶片10構成電路連接，且形成有通過所述電路連接而控制一個陣列區塊100的局部字線譯碼器與局部位線譯碼器。所述局部字線譯碼器與所述局部位線譯碼器分別設置在局部字線譯碼器區塊201與局部位線譯碼器區塊202內，且局部字線譯碼器區塊201配置於第二晶片20中的陣列區塊100的俯視投影區域200內。第一晶片10與第二晶片20同樣通過前述鍵合結構而構成電連接，此部分參考前述而不再重述。
進一步，如圖4所示，在第三實施例中與第一實施例不同的是將局部字線譯碼器區塊201與局部位線譯碼器區塊202都設置在陣列區塊100的俯視投影區域200內，藉以在第一橫向X與第二橫向Y上都减少集成電路所占用的平面面積，進而减少晶片尺寸，並使上下二晶片所占用的平面面積實質相等，而有利於二晶片的鍵合連接。
具體而言，如圖4所示，陣列區塊100的俯視投影區域200具有在第一橫向X與第二橫向Y上的第一長度X1’與第一寬度Y1。局部位線譯碼器區塊202在第一橫向X上的長度小於或等於第一長度X1’，優選地等於第一長度X1’。且局部位線譯碼器區塊202包括二個子局部位線譯碼器區塊2021，2022，二個子局部位線譯碼器區塊2021，2022分別配置於俯視投影區域200在第二橫向Y上的二邊緣內（優選的靠近所述二邊緣），且局部字線譯碼器區塊201位於俯視投影區域200內的二個子局部位線譯碼區塊器2021，2022之間，並且與二個子局部位線譯碼器區塊2021，2022在第二橫向Y上的總和寬度小於或等於第一寬度Y1，優選地等於第一寬度Y1。
進一步優選的，由於局部字線譯碼器區塊201與局部位線譯碼器區塊202都位於俯視投影區域200內，將會有部分局部字線譯碼器區塊201的輸出端無法與局部位線譯碼器區塊202下方的字線101平整對齊。因此在此第三實施例中，設置了一個連接通道S1，並將局部字線譯碼器區塊201也分成二個子局部字線譯碼器區塊201a，201b，且並排排列於所述連接通道S1二側，再使其中至少一個子局部字線譯碼器區塊的輸出端，可以經由所述連接通道S1中的布線，以平整排列的方式連接到第一晶片10中位於局部字線譯碼器區塊201下方的對應字線101上。
具體而言，如圖4所示，局部字線譯碼器區塊201包括二個子局部字線譯碼器區塊201a，201b，且並排位於俯視投影區域200在第一橫向X上的其中一側。且二個子局部字線譯碼器區塊201a，201b之間隔著一連接通道S1。所述連接通道S1用以供二個子局部字線譯碼器區塊201a，201b至少其中之一連接到陣列區塊100中相對應的字線101。如圖4所示，二個子局部字線譯碼器區塊中的其中之一子局部字線譯碼器區塊201b即通過布局於連接通道S1中的連接線120，以及上述鍵合結構當中的鍵合焊盤211而連接到下方的對應字線101上。連接線120與鍵合焊盤211的數量依需要而定。
進一步優選的，字線101包括奇數字線與偶數字線，位線102包括奇數位線與偶數位線。二個子局部字線譯碼器區塊201a，201b分別對應於對所述奇數字線與所述偶數字線的控制，所述二個子局部位線譯碼器區塊2021，2022分別對應於對所述奇數位線與所述偶數位線的控制。
又進一步優選的，由於連接通道S1的設置，爲了使俯視投影區域和局部字線與局部位線譯碼器區塊的布局位置相切齊而達成同樣大小的平面面積，即讓連接通道S1在所述第二橫向Y上延伸。二個子局部位線譯碼器區塊2021，2022各自包括二個被連接通道S1所隔開的次子局部位線譯碼器區塊，分別爲2021a和2021b，以及2022a和2022b。
同時，陣列區塊100也包括二個子陣列區塊100a，100b。所述二個子陣列區塊100a，100b在所述第一橫向X上分隔於連接通道S1俯視投影在第一晶片10上通道對應區域兩側，因而能使得局部字線譯碼器區塊201與局部位線譯碼器區塊202都配置於第二晶片20中的二個子陣列區塊100a，100b的俯視投影區域200內。具體而言，二個子陣列區塊100a，100b之間仍有字線101相連，但是位線102則會被連接通道S1分隔在二個子陣列區塊100a，100b中。
通過上述第三實施例的配置，由於第一晶片10不用設置局部字線譯碼器與局部位線譯碼器，且局部字線譯碼器區塊201與局部位線譯碼器區塊202都設置在第二晶片20中的陣列區塊100的俯視投影區域200內，使得第一晶片10在第一橫向X與第二橫向Y上的尺寸可以减少。且第二晶片20在第一橫向X與第二橫向Y上的尺寸也可以配置成跟第一晶片10一樣，把局部字線譯碼器區塊201與局部位線譯碼器區塊202等邏輯電路的正向投影落在單個陣列區塊100內，因而可以達到二晶片的尺寸都减少的效果。且由於通過鍵合結構進行連接，可以使二晶片之間的電路布局相當平整。並且，由於局部字線譯碼器區塊201與局部位線譯碼器區塊202設置在陣列區塊100的邊緣，而能以最短距離連接，减少電路損耗。其中，雖然有連接通道S1的設置，但相對於整個陣列區塊大小而言，連接通道S1所占用的面積相當微小，因而仍能使第一與第二晶片都在第一橫向X與第二橫向Y上獲得尺寸的縮减，以及尺寸的相匹配，並能使第一晶片與第二晶片之間的連接導線保持平整與最短連接距離。
綜合以上三個實施例，本發明可以歸納爲揭示一種半導體裝置，所述半導體裝置包括：第一晶片，形成有存儲陣列，所述存儲陣列包括有至少一個陣列區塊，所述陣列區塊包括多條沿第一橫向延伸的字線與多條沿第二橫向延伸的位線；以及，第二晶片，縱向疊置在所述第一晶片上並與所述第一晶片構成電路連接，並形成有用以通過所述電路連接而控制一個所述陣列區塊的局部字線譯碼器與局部位線譯碼器，且所述局部字線譯碼器與所述局部位線譯碼器分別形成局部字線譯碼器區塊與局部位線譯碼器區塊；其中，所述局部字線譯碼器區塊與所述局部位線譯碼器區塊二者至少其中之一配置於所述第二晶片中的所述陣列區塊的俯視投影區域內。
又，進一步，根據上述實施例，本發明同時揭示了一種根據本發明實施例所提供的半導體裝置的製備方法，此方法如圖6所示，並可參考前面圖2至圖5所揭示的半導體裝置的結構圖。
所述製備方法主要包括：
步驟S10：提供第一晶片10，第一晶片10上形成有存儲陣列，所述存儲陣列包括有至少一個陣列區塊100，陣列區塊100包括多條沿第一橫向X延伸的字線101與多條沿第二橫向Y延伸的位線102；以及
步驟S20：提供第二晶片20，第二晶片20上形成有用以通過電路連接而控制一個陣列區塊100的局部字線譯碼器與局部位線譯碼器，且所述局部字線譯碼器與局部位線譯碼器分別形成局部字線譯碼器區塊201與局部位線譯碼器區塊202；且局部字線譯碼器區塊201與局部位線譯碼器區塊202二者至少其中之一，在第二晶片20縱向疊置在第一晶片10上並與第一晶片10構成電路連接後，配置於第二晶片20中的陣列區塊100的俯視投影區域200內。
優選的，所述製備方法還包括分別在步驟S10與步驟S20之後的：
步驟S15：在第一晶片10上形成第一鍵合層110，內含鍵合焊盤211；和
步驟S25：在第二晶片20上形成第二鍵合層210，內含鍵合焊盤211；以及，
最後的步驟S30：將第二晶片20疊置在第一晶片10上，並通過第一鍵合層110與第二鍵合層210所形成的鍵合結構而達成所述電路連接。
通過上述製備方法，本發明可以提供一種創新的存儲晶片，不僅具有縮小的平面面積，並能使二個晶片之間的布線保持平整，且使信號的傳輸具有最好的效率。
除上述實施例外，本發明還可以有其他實施方式。凡採用等同替換或等效替換形成的技術方案，均落在本發明要求的保護範圍。
綜上所述，雖然本發明已將優選實施例揭露如上，但上述優選實施例並非用以限制本發明，本領域的普通技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與潤飾，因此本發明的保護範圍以權利要求界定的範圍爲准。
1:半導體裝置 10:第一晶片 20:第二晶片 100:陣列區塊 100a、100b:子陣列區塊 101:字線 102:位線 103:存儲單元 104:局部字線譯碼器 105:局部位線譯碼器 110:第一鍵合層 200:俯視投影區域 201:局部字線譯碼器區塊 201a、201b:子局部字線譯碼器區塊 202:局部位線譯碼器區塊 210:第二鍵合層 211:鍵合焊盤 2021、2022:子局部位線譯碼器區塊 2021a、2021b、2022a、2022b:次子局部位線譯碼器區塊 A1、A2、A3、A4、A5、A6:地址信號 Din:數據寫入 Dout:數據讀出 X:第一橫向 Y:第二橫向 Z:縱向 X1、X1’:第一長度 Y1:第一寬度 S1:連接通道 S10、S15、S20、S25、S30:步驟
為了進一步闡明本發明的各實施例的以上和其它優點和特徵，將參考附圖來呈現本發明的各實施例的更具體的描述。可以理解，這些附圖只描繪本發明的典型實施例，因此將不被認為是對其範圍的限制。在附圖中，為了清楚明瞭，相同或相應的部件將用相同或類似的標記表示。 圖1是現有技術中NOR型存儲晶片的電路架構示意圖。 圖2是根據本發明第一實施例所提供的半導體裝置的立體架構圖。 圖3是根據本發明第二實施例所提供的半導體裝置的立體架構示意圖。 圖4是根據本發明第三實施例所提供的半導體裝置的立體架構示意圖。 圖5是沿圖2所示Q-Q’線截取的根據本發明實施例所提供的半導體裝置的正視結構示意圖。 圖6是根據本發明實施例所提供的半導體裝置的製備方法的流程示意圖。
1:半導體裝置
10:第一晶片
20:第二晶片
100:陣列區塊
101:字線
102:位線
103:存儲單元
200:俯視投影區域
201:局部字線譯碼器區塊
202:局部位線譯碼器區塊
2021、2022:子局部位線譯碼器區塊
X:第一橫向
Y:第二橫向
Z:縱向
X1:第一長度
Y1:第一寬度
S1:連接通道

Claims (11)

  1. 一種半導體裝置，包括：第一晶片，形成有存儲陣列，所述存儲陣列包括有至少一個陣列區塊，所述陣列區塊包括多條沿第一橫向延伸的字線與多條沿第二橫向延伸的位線；以及第二晶片，縱向疊置在所述第一晶片上並與所述第一晶片構成電路連接，且形成有通過所述電路連接而控制一個所述陣列區塊的局部字線譯碼器與局部位線譯碼器，所述局部字線譯碼器與局部位線譯碼器分別形成局部字線譯碼器區塊與局部位線譯碼器區塊；其中，所述局部字線譯碼器區塊與所述局部位線譯碼器區塊二者均全部地配置於所述第二晶片中的所述陣列區塊的俯視投影區域內。
  2. 如請求項1所述的半導體裝置，其中所述陣列區塊的所述俯視投影區域具有在所述第一橫向與所述第二橫向上的第一長度與第一寬度，所述局部位線譯碼器區塊包括二個子局部位線譯碼器區塊，且分別配置於所述俯視投影區域在所述第二橫向上的二邊緣內，且在所述第一橫向上的長度小於或等於所述第一長度。
  3. 如請求項1所述的半導體裝置，其中所述陣列區塊的所述俯視投影區域具有在所述第一橫向與所述第二橫向上的第一長度與第一寬度，所述局部字線譯碼器區塊配置於所述俯視投影區域在所述第一橫向上的至少其中一邊緣內，且在所述第二橫向上的寬度小於或等於所述第一寬度。
  4. 如請求項1所述的半導體裝置，其中所述陣列區塊的所述俯視投影區域具有在所述第一橫向與所述第二橫向上的第一長度與第一寬度，所述局部位線譯碼器區塊在所述第一橫向上的長度與所述第一長度相同，且包括二個子局部位線譯碼器區塊，所述二個子局部位線譯碼器區塊分別配置於所述俯視投影區域在所述第二橫向上的二邊緣內，且所述局部字線譯碼器區塊位於所述 俯視投影區域內的所述二個子局部位線譯碼器區塊之間，並且與所述二個子局部位線譯碼器區塊在所述第二橫向上的總和寬度小於或等於所述第一寬度。
  5. 如請求項4所述的半導體裝置，其中所述局部字線譯碼器區塊包括二個子局部字線譯碼器區塊，且並排位於所述俯視投影區域在所述第一橫向上的其中一側，且所述二個子局部字線譯碼器區塊之間隔著一個連接通道，所述連接通道用以供所述二個子局部字線譯碼器區塊至少其中之一連接到所述陣列區塊中的所述字線。
  6. 如請求項5所述的半導體裝置，其中所述字線包括奇數字線與偶數字線，所述位線包括奇數位線與偶數位線，且所述二個子局部字線譯碼器區塊分別對應於對所述奇數字線與所述偶數字線的控制，所述二個子局部位線譯碼器區塊分別對應於對所述奇數位線與所述偶數位線的控制。
  7. 如請求項5所述的半導體裝置，其中所述連接通道在所述第二橫向上延伸，且所述二個子局部位線譯碼器區塊各自包括二個被所述連接通道所隔開的次子局部位線譯碼器區塊。
  8. 如請求項5或7所述的半導體裝置，其中所述陣列區塊包括二個子陣列區塊，所述二個子陣列區塊在所述第一橫向上分隔於所述連接通道俯視投影在所述第一晶片上而成的通道對應區域兩側，且所述局部字線譯碼器區塊與所述局部位線譯碼器區塊都配置於所述第二晶片中的所述二個子陣列區塊的俯視投影區域內。
  9. 如請求項1所述的半導體裝置，其中所述第一晶片與所述第二晶片通過鍵合結構而達成所述電路連接，且所述鍵合結構包括位於所述第一晶片上的第一鍵合層與位於所述第二晶片上的第二鍵合層。
  10. 一種半導體裝置的製備方法，包括：提供第一晶片，所述第一晶片形成有存儲陣列，所述存儲陣列包括有至少一 個陣列區塊，所述陣列區塊包括多條沿第一橫向延伸的字線與多條沿第二橫向延伸的位線；以及，提供第二晶片，所述第二晶片形成有通過電路連接而控制一個所述陣列區塊的局部字線譯碼器與局部位線譯碼器，所述局部字線譯碼器與局部位線譯碼形成局部字線譯碼器區塊與局部位線譯碼器區塊，且所述局部字線譯碼器區塊與所述局部位線譯碼器區塊二者，在所述第二晶片縱向疊置在所述第一晶片上並與所述第一晶片構成所述電路連接後，均全部地配置於所述第二晶片中的所述陣列區塊的俯視投影區域內。
  11. 如請求項10所述的製備方法包括：在所述第一晶片上形成第一鍵合層；在所述第二晶片上形成第二鍵合層；將所述第二晶片疊置在所述第一晶片上，並通過所述第一鍵合層與所述第二鍵合層所形成的鍵合結構而達成所述電路連接。
TW110142659A 2020-12-14 2021-11-16 半導體裝置及其製備方法 TWI815217B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202011474913.9A CN112599528B (zh) 2020-12-14 2020-12-14 半导体器件及其制备方法
CN202011474913.9 2020-12-14

Publications (2)

Publication Number Publication Date
TW202223723A TW202223723A (zh) 2022-06-16
TWI815217B true TWI815217B (zh) 2023-09-11

Family

ID=75195563

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110142659A TWI815217B (zh) 2020-12-14 2021-11-16 半導體裝置及其製備方法

Country Status (4)

Country Link
US (1) US20240040807A1 (zh)
CN (1) CN112599528B (zh)
TW (1) TWI815217B (zh)
WO (1) WO2022126686A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116189727B (zh) * 2023-04-26 2023-09-19 长鑫存储技术有限公司 半导体结构、存储器及半导体结构的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101253568A (zh) * 2005-08-30 2008-08-27 美光科技公司 自识别堆叠晶粒半导体组件
TWI518870B (zh) * 2009-12-30 2016-01-21 三星電子股份有限公司 半導體記憶體裝置、半導體封裝及具有堆疊結構的半導體晶片之系統
US20160163374A1 (en) * 2010-09-13 2016-06-09 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2020157558A1 (ja) * 2019-01-29 2020-08-06 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および、電子機器
US20200294599A1 (en) * 2016-02-18 2020-09-17 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985760B (zh) * 2009-12-25 2017-07-18 株式会社半导体能源研究所 半导体装置
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US9711224B2 (en) * 2015-03-13 2017-07-18 Micron Technology, Inc. Devices including memory arrays, row decoder circuitries and column decoder circuitries

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101253568A (zh) * 2005-08-30 2008-08-27 美光科技公司 自识别堆叠晶粒半导体组件
TWI518870B (zh) * 2009-12-30 2016-01-21 三星電子股份有限公司 半導體記憶體裝置、半導體封裝及具有堆疊結構的半導體晶片之系統
US20160163374A1 (en) * 2010-09-13 2016-06-09 Semiconductor Energy Laboratory Co., Ltd. Memory device
US20200294599A1 (en) * 2016-02-18 2020-09-17 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
WO2020157558A1 (ja) * 2019-01-29 2020-08-06 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および、電子機器

Also Published As

Publication number Publication date
CN112599528B (zh) 2022-07-12
WO2022126686A1 (zh) 2022-06-23
CN112599528A (zh) 2021-04-02
US20240040807A1 (en) 2024-02-01
TW202223723A (zh) 2022-06-16

Similar Documents

Publication Publication Date Title
US11227639B2 (en) Stacked DRAM device and method of manufacture
JP6548377B2 (ja) 集積回路素子及びその製造方法
US7834450B2 (en) Semiconductor package having memory devices stacked on logic device
US9502345B2 (en) Ball-grid-array package, electronic system and method of manufacture
US20210366879A1 (en) Semiconductor device and method of manufacturing the same
TWI761632B (zh) 包含與半導體晶粒分隔開的橋式晶粒之半導體封裝
JP4364226B2 (ja) 半導体集積回路
JPH0221652A (ja) 半導体記憶装置
US20210111152A1 (en) Semiconductor package including stacked semiconductor chips
TWI815217B (zh) 半導體裝置及其製備方法
TWI553790B (zh) 具有位置反向的微電子單元及封裝
CN111211126B (zh) 三维存储器及其形成方法
US11844210B2 (en) Storage device and manufacturing method thereof
JPH05243482A (ja) 半導体集積回路
US11605640B1 (en) Storage device and manufacturing method thereof
US11903194B2 (en) Integrated circuit
WO2022168197A1 (ja) 半導体記憶装置
TW202322282A (zh) 積體電路
TW202125725A (zh) 包括堆疊半導體晶片的半導體封裝件
KR20030014863A (ko) 적층된 초박형 패키지
TWI428931B (zh) 三維積體電路晶片定址連接電路
WO2014132835A1 (ja) 半導体装置
KR20060075291A (ko) 효율적으로 레이아웃이 가능한 반도체 장치 및 그 제조방법