JP4364226B2

JP4364226B2 - 半導体集積回路

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Publication number: JP4364226B2
Application number: JP2006256012A
Authority: JP
Inventors: 陶子加藤; 充宏野口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-09-21
Filing date: 2006-09-21
Publication date: 2009-11-11
Anticipated expiration: 2026-09-21
Also published as: US20080073672A1; US7915647B2; JP2008078395A

Description

本発明は、半導体メモリの導電線のレイアウトに関し、例えば、記憶容量の大容量化が要求される半導体メモリに使用される。

近年、不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリが、様々な電子機器の記憶装置として用いられている。

それらの電子機器の多機能化に伴い、ＮＡＮＤ型フラッシュメモリの記憶容量を大きくすることが、望まれている。

一般に、ＮＡＮＤ型フラッシュメモリは、メモリセルが形成されるメモリセルアレイ部と、メモリセルアレイ部の周辺に配置する周辺回路部から構成され、記憶容量の大容量化を図るには、チップレイアウトが、非常に重要となる。

例えば、メモリセルの微細化は、顕著に進行しているが、導電線の断線及び短絡を防ぎ、信頼性の向上を図るためには、導電線やコンタクトホールに関しては、フォトリソグラフィ時の合わせずれを考慮して、それらのサイズやピッチを決定しなければならない（例えば、特許文献１参照）。

例えば、ワード線は、ライン＆スペースのパターンによりメモリセルアレイ内に最小加工寸法で形成したとしても、これとワード線ドライバとを接続するためには、例えば、金属から構成される引き出し線が必要となる。

それゆえ、ワード線と引き出し線とを接続するための領域が必要となり、メモリセルアレイの周辺に、ワード線引き出しエリアを確保しなければならない。

したがって、引き出し線エリア内の配線レイアウトの検討は、ＮＡＮＤ型フラッシュメモリのチップサイズの縮小及び信頼性の向上のため、重要なものとなる。

また、このような問題は、ＮＡＮＤ型フラッシュメモリに限らず、例えば、ＤＲＡＭのような、ライン＆スペースの配線構造を有する半導体集積回路にも同様の問題が生じる。
特開２００２−１５１６０１号公報

本発明は、ライン＆スペースのパターンを有する導電線の短絡を防止し、且つ、チップサイズの縮小を実現する技術を提案する。

本発明の例に関わる半導体集積回路は、アレイ状の複数の素子が配置された複数のブロックから構成されるセルアレイと、前記セルアレイ上から引き出しエリアに延在する複数の導電線と、前記複数の導電線の一つから他の一つに向かうに従って、順次、前記セルアレイの端部から離れていくように、前記引き出しエリアに配置される複数のコンタクトホールとを具備し、前記複数の導電線の各々は、第１の導電線幅を有する第１の導電線部分と、前記コンタクトホールに接続され、前記第１の導電線幅よりも狭い第２の導電線幅を有する第２の導電線部分と、前記第１の導電線部分と前記第２の導電線部分とを電気的に接続する第３の導電線部分とを有し、前記コンタクトホールのサイズは、前記第２の導電線幅よりも大きく、前記第２の導電線部分の前記コンタクトホールに接続される一端の幅は、前記第２の導電線部分の前記第３の導電線部分に接続される他端の幅以下であることを備える。

本発明によれば、ライン＆スペースのパターンを有する導電線の短絡を防止し、且つ、チップサイズの縮小を実現する。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．概要
本発明の例は、メモリセルアレイ上に配置されるライン＆スペースのパターンを有する複数の導電線の一端が片刃形状となるレイアウトに関し、導電線引き出しエリアに配置されるコンタクトホールと接続される導電線の幅が、メモリセルアレイ上の導電線の幅と比較して、狭くなることを特徴とする。

導電線引き出しエリア内の導電線幅を狭くすることで、引き出しエリア内での複数の導電線の間隔を広く確保できる。

それゆえ、導電線同士の短絡や、導電線と引き出し線の接触不良を防止できる。

また、導電線幅を狭くすることで、導電線引き出しエリアの占有面積を小さくできる。そのため、チップサイズの縮小及び記憶容量の大容量化が可能になる。

尚、片刃形状のレイアウトとは、複数の導電線のうちの一つから他の一つに向かうに従って、順次、メモリセルアレイの端部から離れていくような複数の導電線のレイアウトのことである。このようなレイアウトは、例えば、メモリセルアレイが複数のブロックから構成される場合には、ブロックごとに採用されるため、メモリセルアレイ全体としては、複数の導電線の一端が、鋸の刃のようになる。斜めの部分を刃とみると、この形状は、片刃形状ということから、以下では、上記の導電線のレイアウトを片刃形状と称する。

２．実施の形態
次に、ＮＡＮＤ型フラッシュメモリを、一例として、最良と思われるいくつかの実施の形態について説明する。

（１）第１実施の形態
図１は、本発明の例が適用されるＮＡＮＤ型フラッシュメモリの概略図を示している。

メモリセルアレイ部は、複数のブロックＢＫ１，ＢＫ２，・・・，ＢＫｎから構成される。複数のブロックＢＫ１〜ＢＫｎは、複数のＮＡＮＤセルユニットを、それぞれ有している。

ワード線ドライバ３は、読み出し／書き込み時に選択されたブロック内の選択されたワード線を駆動する。

データラッチ回路５は、読み出し／書き込み時にデータを一時的にラッチする機能を有している。

また、メモリセルアレイ１とワード線ドライバ３或いはデータラッチ回路５との間には、引き出し線とワード線或いはビット線とを接続するための領域として、それぞれワード線引き出しエリア２、ビット線引き出しエリア４が設けられる。

以下に、メモリセルアレイ１からワード線引き出しエリア３へと延びるワード線のレイアウトについて説明する。

図２は、本実施の形態におけるワード線のレイアウトを示している。

メモリセルアレイ１内の複数のブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４は、ｙ方向に配置される。複数のブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４は、それぞれ、アクティブエリアＡＡ内に配置されるＮＡＮＤセルユニットを有する。

このアクティブエリアＡＡは、メモリセルアレイ１のｘ方向に、複数配置される。

また、ＮＡＮＤセルユニットは、複数のメモリセルトランジスタからなるＮＡＮＤストリングと、ＮＡＮＤストリングのソース側に配置される選択トランジスタＳＧＳ１，ＳＧＳ２，ＳＧＳ３，ＳＧＳ４と、ＮＡＮＤストリングのドレイン側に配置される選択トランジスタＳＧＤ１、ＳＧＤ２，ＳＧＤ３，ＳＧＤ４から構成される。

ＮＡＮＤストリングを構成するメモリセルトランジスタは、例えば、浮遊ゲート電極を電荷蓄積層とする積層ゲート構造のメモリセルトランジスタ、または、例えば、シリコン窒化膜を電荷蓄積層とするＭＯＮＯＳ構造のメモリセルトランジスタである。

複数のブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４のｘ方向の最端部には、ダミーアクティブエリアＡＡ（ＤＵＭＭＹ）が配置される。

ダミーアクティブエリアＡＡ（ＤＵＭＭＹ）は、一つ又はそれ以上のアクティブエリアＡＡからなり、それゆえ、アクティブエリアＡＡと同様にＮＡＮＤセルユニットが配置されている。ダミーアクティブエリアＡＡ（ＤＵＭＭＹ）を設けることにより、このエリアＡＡ（ＤＵＭＭＹ）より内側に設けられた実デバイスは、パターン端に存在する場合に比べて、パターン端の加工歪みに基づくセル特性の劣化がない。尚、ダミーアクティブエリアＡＡ（ＤＵＭＭＹ）のメモリセルは、データの記憶には用いない。

各ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４は、各複数のワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜２ｎ，ＷＬ３１〜３ｎ，ＷＬ４１〜４ｎを、ブロック毎にそれぞれ有する。

ワード線ドライバ３（ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４）は、複数の引き出し線Ｌ１１〜Ｌ１ｎ，Ｌ２１〜２ｎ，Ｌ３１〜３ｎ，Ｌ４１〜４ｎをそれぞれ有し、それら引き出し線は、上記の複数のワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜２ｎ，ＷＬ３１〜３ｎ，ＷＬ４１〜４ｎのそれぞれに対応するよう構成される。

複数の引き出し線Ｌ１１〜Ｌ１ｎ，Ｌ２１〜２ｎ，Ｌ３１〜３ｎ，Ｌ４１〜４ｎは、複数のワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜２ｎ，ＷＬ３１〜３ｎ，ＷＬ４１〜４ｎが形成される層より上層に形成されるため、ワード線引き出しエリア２に設けられる複数のコンタクトホールＣＳ１１〜１ｎ，ＣＳ２１〜２ｎ，ＣＳ３１〜３ｎ，ＣＳ４１〜４ｎを介して、複数のワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜２ｎ，ＷＬ３１〜３ｎ，ＷＬ４１〜４ｎとそれぞれ接続される。

また、ワード線ドライバ３は、ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４にそれぞれ対応しているが、１つのワード線ドライバを１つのブロックのｙ方向の幅内に納めることが難しいために、メモリセルアレイ１の両端にそれぞれ均等に配置される。

それゆえ、各ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４のワード線ドライバ３（ＤＲＶ１，ＤＲＶ２，ＤＲＶ３，ＤＲＶ４）に対する配線レイアウトは、奇数ブロック（ＢＫ１，ＢＫ３）、偶数ブロック（ＢＫ２，ＢＫ４）毎に同じ構成となっており、奇数ブロックと偶数ブロックとでは、左右対称である。

したがって、ここでは、ブロックＢＫ１の配線レイアウトを代表例として、以下、説明する。

複数のワード線ＷＬ１１〜ＷＬ１ｎは、メモリセルアレイ１上をｘ方向に延び、それらの一端及び他端は、メモリセルアレイ１とワード線ドライバ３との間の、ワード線引き出しエリア２内に片刃形状となるように存在する。

複数のワード線ＷＬ１１〜ＷＬ１ｎの一端は、メモリセルアレイ１の最端部で、ワード線幅の変換がなされ、ワード線幅が、メモリセルアレイ１内よりもワード線引き出しエリア２内で狭くなる形状となっている。

一方、複数のワード線ＷＬ１１〜ＷＬ１ｎの他端は、メモリセルアレイ１上と引き出しエリア２上とで同じワード線幅を有する形状となっている。

ワード線引き出しエリア２には、複数のワード線ＷＬ１１〜ＷＬ１ｎとワード線ドライバ３とを接続する複数の引き出し線Ｌ１１〜Ｌ１ｎが配置される。

複数の引き出し線Ｌ１１〜Ｌ１ｎの幅は、複数のワード線ＷＬ１１〜ＷＬ４ｎの幅よりも広い。

この複数の引き出し線Ｌ１１〜Ｌ１ｎは、例えば、Ａｌ、Ｃｕ、Ｗなどの金属又は合金から構成される。

複数のコンタクトホールＣＳ１１〜ＣＳ１ｎは、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端に配置される。

複数のコンタクトホールＣＳ１１〜ＣＳ１ｎのサイズは、複数のワード線ＷＬ１１〜ＷＬ４ｎの幅よりも大きい。尚、コンタクトホールのサイズとは、コンタクトホールの形状が円形とした場合には、その直径である。また、コンタクトホールの形状を正方形とした場合には、その一辺の長さとする。

尚、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端及び他端が、片刃形状となることで、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎのサイズが大きくとも、フォトリソグラフィ時の合わせずれによって、断線、短絡が発生することはない。

また、図３に示すように、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端には、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎとの合わせずれを考慮して、フリンジ９が設けられる。

複数のワード線ＷＬ１１〜ＷＬ１ｎは、各々、メモリセルアレイ１上においては、ワード線幅Ｗ１を有するメモリセルアレイ内ワード線層６（第１の導電線部分）で、構成される。

一方、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎが配置されるワード線引き出しエリア１内においては、複数のワード線ＷＬ１１〜ＷＬ１ｎは、各々、ワード線幅Ｗ２を有する引き出しエリア内ワード線層８（第２の導電線部分）で、構成される。

この引き出しエリア内ワード線層８（第２の導電線部分）のワード線幅Ｗ２は、メモリセルアレイ内ワード線層６（第１の導電線部分）のワード線幅Ｗ１よりも狭い。

複数のワード線ＷＬ１１〜ＷＬ１ｎの幅を、ワード線幅Ｗ１から、それよりも線幅の狭いワード線幅Ｗ２へと変換するために、ワード線幅変換配線層７（第３の導電線部分）が、メモリセルアレイ１とワード線引き出しエリア２の境界部、もしくは、ワード線引き出しエリア２内に配置される。

上記のように、ワード線引き出し線エリア２内の複数のワード線ＷＬ１１〜ＷＬ１ｎの線幅を狭くすることで、ワード線引き出しエリア２内で隣接するワード線の間隔Ｄ２を、メモリセルアレイ１内で隣接するワード線間の間隔Ｄ１よりも広く確保できる。

したがって、引き出しエリア２内で隣接するワード線同士の短絡が発生し難い構造となる。

また、隣接するワード線の間隔Ｄ２が広くなるため、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎのサイズを大きくすることができる。そのため、フリンジを大きく設けることが可能となる。

それゆえ、複数のワード線ＷＬ１１〜ＷＬ１ｎと、複数の引き出し線Ｌ１１〜Ｌ１ｎとの接触不良が発生し難い構造とすることもできる。

以上のように、ワード線引き出しエリア２内の複数のワード線ＷＬ１１〜ＷＬ１ｎの幅を、メモリセルアレイ２内の複数のワード線ＷＬ１１〜ＷＬ１ｎの幅よりも狭くすることで、ワード線同士の短絡や、ワード線と引き出し線の接触不良が発生することはない。

また、ワード線やコンタクトのフォトリソグラフィや加工の難易度が低減することによって、メモリセルからのデータ読み出しなどのメモリセルアレイの動作が改善され、半導体装置の信頼性が向上する。

（２）第２の実施の形態
図４乃至図６を用いて、第２の実施の形態について説明する。尚、図２及び図３と同一部材には同一符号を付し、詳細な説明は省略する。

図４乃至図６に示すように、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端及び他端は、第１の実施の形態と同様に、ワード線引き出しエリア２内で片刃形状を有する。

本実施の形態においても、第１の実施の形態と同様に、図４に示すブロックＢＫ１を例として、以下に説明する。

複数のワード線ＷＬ１１〜ＷＬ１ｎの一端には、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎが配置される。

複数のコンタクトホールＣＳ１１〜ＣＳ１ｎが配置されるワード線引き出しエリア２内の複数のワード線ＷＬ１１〜ＷＬ１ｎのワード線幅は、メモリセルアレイ１内の複数のワード線ＷＬ１１〜ＷＬ１ｎのワード線幅よりも狭い。

また、複数のワード線ＷＬ１１〜ＷＬ１ｎの他端は、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎが配置されないワード線引き出しエリア２内に配置される。

本実施の形態において、複数のワード線ＷＬ１１〜ＷＬ１ｎの他端のワード線幅は、ワード線引き出しエリア２内の複数のワード線ＷＬ１１〜ＷＬ１ｎの一端のワード線幅に等しい。

すなわち、本実施の形態が、先の第１の実施の形態と異なるのは、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端及び他端が左右対称となるパターンを有している点である。

図５に示すように、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端には、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎが配置される。

複数のワード線ＷＬ１１〜ＷＬ１ｎのワード線幅は、第１の実施の形態と同様に、ワード線幅変換配線層７（第３の導電線部分）と引き出しエリア内ワード線層８（第２の導電線部分）とにより、ワード線幅Ｗ１から、それより狭いワード線幅Ｗ２となるように、引き出しエリア２内で線幅の変換がなされている。

さらに、本実施の形態においては、第１の実施の形態のようなフリンジを設けずに、複数のワード線ＷＬ１１〜ＷＬ１ｎと複数のコンタクトホールＣＳ１１〜ＣＳ１ｎが接続されている。

このとき、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎの中心点は、複数のワード線ＷＬ１１〜ＷＬ１ｎの中心線に対して、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端がメモリセルアレイ１の端部に次第に近づく側にずれている。

この複数のコンタクトホールＣＳ１１〜ＣＳ１ｎがずれる側は、隣接するワード線が存在しない側である。このため、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎのサイズを大きくできると共に、合わせずれに対しても、断線、短絡などの問題が発生し難い構造となっている。

また、これら複数のコンタクトホールＣＳ１１〜ＣＳ１ｎのサイズは、複数のワード線ＷＬ１１〜ＷＬ１ｎの幅よりも大きければよい。さらには、本実施の形態に示すレイアウトにおいては、フリンジを設けていない。

それゆえ、ワード線の幅を狭くすると、それに対応する分だけ、コンタクトホールのサイズを小さくできる。それに伴い、複数の引き出し線Ｌ１１〜Ｌ１ｎの幅も狭くすることができる。

一方、図６に示すように、複数のワード線ＷＬ１１〜ＷＬ１ｎの他端には、複数のコンタクトホールＣＳ１１〜ＣＳ１ｎは配置されない。

複数のワード線ＷＬ１１〜ＷＬ１ｎの他端も、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端と同様に、ワード線幅変換配線層７（第３の導電線部分）と引き出しエリア内ワード線層８（第２の導電線部分）とにより、メモリセルアレイ内ワード線６（第１の導電線部分）が有するワード線幅Ｗ１から、それより狭いワード線幅Ｗ２となるように、ワード線引き出しエリア２内で線幅の変換がなされている。

隣接するワード線同士の短絡及びワード線と引き出し線との接触不良の発生防止は、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端のコンタクトホールと接続される側の線幅のみを狭くすることで達成できる。

しかし、上記のように、複数のワード線ＷＬ１１〜ＷＬ１ｎの他端も一端と同一のパターンとして、ライン＆スペースのパターンを左右対称とする。このような構成であれば、各ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４間において、一端及び他端の線幅を同じとすることができ、そのため、異なる配線幅のパターンが隣接する場合と比べて、寸法変動による加工精度劣化の防止に非常に有効となる。

以上のように、複数のワード線ＷＬ１１〜ＷＬ１ｎの一端及び他端を片刃形状のレイアウトとすることで、メモリセルアレイ１のｙ方向の幅を十分に狭めることができることに加え、ワード線引き出しエリア２内において、複数のワード線ＷＬ１１〜ＷＬ１ｎのワード線幅を狭くすることができるので、引き出しエリア２のｙ方向の幅を狭めることもできる。

それゆえ、チップサイズの縮小、さらには、記憶容量の大容量化を図ることができる。

さらには、左右対称となるワード線のレイアウトを用いることにより、寸法変動による加工精度劣化を防止することができる。

尚、複数のワード線ＷＬ１１〜ＷＬ１ｎのワード線幅の変換は、メモリセルアレイ１の最端部で行われる事に限定されない。それゆえ、図７に示すように、複数のワード線ＷＬ１１〜ＷＬ１ｎを、ワード線幅Ｗ１のまま、ワード線引き出しエリア２上にまで引き出し、ワード線引き出しエリア２内で線幅Ｗ２となるように、配線幅の変換を行ってもよい。

３．その他
尚、実施の形態においては、ワード線について説明したが、ライン＆スペースのパターンを有するビット線にも適用可能である。

また、本発明の例は、先願（特願２００６−０１２９０８）に記載された各実施例に対しても適用可能である。

本発明によれば、ライン＆スペースのパターンを有する導電線の短絡及びコンタクトホールとの合わせずれを防止し、且つ、セルアレイの記憶容量の大容量化を実現できる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

本発明の例の適用箇所を示す概略図。第１の実施の形態のレイアウトを示す図。ワード線の引き出しエリア内のレイアウトを示す図。第２の実施の形態のレイアウトを示す図。ワード線の引き出しエリア内のレイアウトを示す図。ワード線の引き出しエリア内のレイアウトを示す図。ワード線の引き出しエリア内のレイアウトを示す図。

符号の説明

１：メモリセルアレイ、２：ワード線引き出しエリア、３：ワード線ドライバ、４：ビット線引き出しエリア、５：データラッチ回路、６：セルアレイ内ワード線層（第１の導電線部分）、７：ワード線幅変換配線層（第２の導電線部分）、８：引き出しエリア内ワード線層（第２の導電線部分）、９：フリンジ、ＡＡ：アクティブエリア、ＡＡ（ＤＵＭＭＹ）：ダミーアクティブエリア、ＷＬ１１〜ＷＬ４ｎ：ワード線、ＣＳ１１〜ＣＳ４ｎ：コンタクトホール、Ｌ１１〜Ｌ４ｎ：引き出し線、ＢＫ１〜ＢＫ４：メモリセルブロック。

Claims

アレイ状の複数の素子が配置された複数のブロックから構成されるセルアレイと、前記セルアレイ上から引き出しエリアに延在する複数の導電線と、前記複数の導電線の一つから他の一つに向かうに従って、順次、前記セルアレイの端部から離れていくように、前記引き出しエリアに配置される複数のコンタクトホールとを具備し、前記複数の導電線の各々は、第１の導電線幅を有する第１の導電線部分と、前記コンタクトホールに接続され、前記第１の導電線幅よりも狭い第２の導電線幅を有する第２の導電線部分と、前記第１の導電線部分と前記第２の導電線部分とを電気的に接続する第３の導電線部分とを有し、前記コンタクトホールのサイズは、前記第２の導電線幅よりも大きく、前記第２の導電線部分の前記コンタクトホールに接続される一端の幅は、前記第２の導電線部分の前記第３の導電線部分に接続される他端の幅以下であることを特徴とする半導体集積回路。
前記複数のブロック内において導電線の一端及び他端は、左右対称の構造となることを特徴とする請求項１に記載の半導体集積回路。
前記第３の導電線部分は、前記引き出しエリアに形成されることを特徴とする請求項１または２に記載の半導体集積回路。
前記複数のコンタクトホールの中心点は、前記複数の導電線の中心線に対して、前記複数の導電線の一端が前記セルアレイの端部に次第に近づく側にずれていることを特徴とする請求項１に記載の半導体集積回路。
前記複数の導電線の一端は、前記複数のブロックのうち１ブロック毎に互いに逆方向となるように引き出され、前記複数の導電線を駆動するドライバから引き出される前記第２の導電線幅よりも広い引き出し線と、前記複数のコンタクトホールを介して接続されることを特徴とする請求項１に記載の半導体集積回路。
前記第２の導電線部分は、前記一端から前記他端まで同じ幅を有し、直線状に延在することを特徴とする請求項１に記載の半導体集積回路。