JP3420089B2 - 電子デバイス並びに半導体装置、及び電極形成方法 - Google Patents
電子デバイス並びに半導体装置、及び電極形成方法Info
- Publication number
- JP3420089B2 JP3420089B2 JP32753498A JP32753498A JP3420089B2 JP 3420089 B2 JP3420089 B2 JP 3420089B2 JP 32753498 A JP32753498 A JP 32753498A JP 32753498 A JP32753498 A JP 32753498A JP 3420089 B2 JP3420089 B2 JP 3420089B2
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- wiring pattern
- wiring
- line width
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000000605 extraction Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 description 13
- 239000010410 layer Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、電極形成技術に関
し、特に、微細な配線を備えた電子デバイス並びに半導
体装置、及び電極形成方法に関する。
し、特に、微細な配線を備えた電子デバイス並びに半導
体装置、及び電極形成方法に関する。
【0002】
【従来の技術】図4は、一般的なDRAMのセルアレイ
内ビット線とその下に配置されるワード線の平面レイア
ウト図である。一般に、DRAMのセルアレイ内のビッ
ト線2,3”は最小基準寸法のライン幅A/スペース
A’で周期的に密に配列され、セルアレイ端部でその半
数であるビット線3”が外側へ引き出され周辺回路部へ
連続的に続くように配置されている。従って、メモリセ
ルアレイの外側では周期性が変わりビット線の密度は半
分になっている。周辺領域でビット線3はコンタクト4
によって下方の拡散層(図示せず)に接続されている。
内ビット線とその下に配置されるワード線の平面レイア
ウト図である。一般に、DRAMのセルアレイ内のビッ
ト線2,3”は最小基準寸法のライン幅A/スペース
A’で周期的に密に配列され、セルアレイ端部でその半
数であるビット線3”が外側へ引き出され周辺回路部へ
連続的に続くように配置されている。従って、メモリセ
ルアレイの外側では周期性が変わりビット線の密度は半
分になっている。周辺領域でビット線3はコンタクト4
によって下方の拡散層(図示せず)に接続されている。
【0003】また、従来の配線パターンの形成方法とし
て、例えば、特開平5−283437号公報(第1従来
技術)、特開平6−175348号公報(第2従来技
術)が開示されている。
て、例えば、特開平5−283437号公報(第1従来
技術)、特開平6−175348号公報(第2従来技
術)が開示されている。
【0004】第1従来技術は、能動層領域上において、
ソース電極とドレイン電極でゲート電極をはさむ構造の
トランジスタのゲートパターンの形成方法であって、能
動層領域の外側で、かつソース電極およびドレイン電極
近傍でゲート電極をはさむ構造のダミーパターンを、ソ
ース・ドレイン電極メタルでソース電極およびドレイン
電極と同じ厚さに形成した後、その上にフォトレジスト
膜を形成し、このフォトレジスト膜をパターニングして
ゲートパターンを形成する。また ダミーパターンは、
ソース・ドレイン電極メタルに代えてショットキーメタ
ルで形成し、ダミーパターンは、ソース・ドレイン電極
メタルに代えて絶縁物で形成する。すなわち、ソース・
ドレイン電極近傍にソース・ドレイン電極メタルによ
る、ソース・ドレイン電極と同じ厚さのダミーパターン
を設けた結果、能動層領域のゲートフィンガーパターン
の寸法を均一に、しかも細く形成でき、工程数を増やす
ことなく、容易に形成が可能であること、また、ダミー
パターンにショットキーメタルを用いたことにより、ガ
ードリング効果によりトランジスタ特性が向上する効果
があること、さらに、ダミーパターンに絶縁物を用いた
ので、ダミーパターンを加えたことによる漏れ電流によ
るトランジスタ劣化要因を考慮する必要がなく、ひいて
はゲート長短縮の効果による特性向上分のすべてが反映
されることが開示されている。
ソース電極とドレイン電極でゲート電極をはさむ構造の
トランジスタのゲートパターンの形成方法であって、能
動層領域の外側で、かつソース電極およびドレイン電極
近傍でゲート電極をはさむ構造のダミーパターンを、ソ
ース・ドレイン電極メタルでソース電極およびドレイン
電極と同じ厚さに形成した後、その上にフォトレジスト
膜を形成し、このフォトレジスト膜をパターニングして
ゲートパターンを形成する。また ダミーパターンは、
ソース・ドレイン電極メタルに代えてショットキーメタ
ルで形成し、ダミーパターンは、ソース・ドレイン電極
メタルに代えて絶縁物で形成する。すなわち、ソース・
ドレイン電極近傍にソース・ドレイン電極メタルによ
る、ソース・ドレイン電極と同じ厚さのダミーパターン
を設けた結果、能動層領域のゲートフィンガーパターン
の寸法を均一に、しかも細く形成でき、工程数を増やす
ことなく、容易に形成が可能であること、また、ダミー
パターンにショットキーメタルを用いたことにより、ガ
ードリング効果によりトランジスタ特性が向上する効果
があること、さらに、ダミーパターンに絶縁物を用いた
ので、ダミーパターンを加えたことによる漏れ電流によ
るトランジスタ劣化要因を考慮する必要がなく、ひいて
はゲート長短縮の効果による特性向上分のすべてが反映
されることが開示されている。
【0005】図5は、第2従来技術の配線パターンを示
す概略図である。図5に示すように、第2従来技術は、
レジストパタンの形成方法であって、投影露光に使用す
るホトマスクのパタンの一部に、解像すべき第1のパタ
ン5の短寸法WがW=λ/(2×NA)以下(但し、λ
=露光波長,NA=投影レンズの開口数)であり、第1
のパタンに接続して配列された第2のパタン6との間に
段差がW/3以上存在する合成図形パタンの時、接続部
より第1のパタン側の一部の短寸法線幅を少なくとも片
側a×W(但し、0.07≦a≦0.28)だけ広げた
パタン7を含み、また、投影露光の照明のコヒーレント
係数が0.4 以下であり、ホトマスクが透過光の位相
をコントロールした位相シフトマスクである。これによ
り、通常のマスクでは解像限界以下のパタンを位相シフ
トマスクを用いて形成する場合に問題となる寸法変化部
分でのパタン寸法細りを防止でき、実素子の製造で用い
られる複雑なパタンでも解像限界付近のパタンを用いる
ことができ、また、このマスクを用いて半導体素子を作
成した結果、従来型のマスクに比べパタンの微細化が実
現でき素子面積の縮小化が実現できることが開示されて
いる。
す概略図である。図5に示すように、第2従来技術は、
レジストパタンの形成方法であって、投影露光に使用す
るホトマスクのパタンの一部に、解像すべき第1のパタ
ン5の短寸法WがW=λ/(2×NA)以下(但し、λ
=露光波長,NA=投影レンズの開口数)であり、第1
のパタンに接続して配列された第2のパタン6との間に
段差がW/3以上存在する合成図形パタンの時、接続部
より第1のパタン側の一部の短寸法線幅を少なくとも片
側a×W(但し、0.07≦a≦0.28)だけ広げた
パタン7を含み、また、投影露光の照明のコヒーレント
係数が0.4 以下であり、ホトマスクが透過光の位相
をコントロールした位相シフトマスクである。これによ
り、通常のマスクでは解像限界以下のパタンを位相シフ
トマスクを用いて形成する場合に問題となる寸法変化部
分でのパタン寸法細りを防止でき、実素子の製造で用い
られる複雑なパタンでも解像限界付近のパタンを用いる
ことができ、また、このマスクを用いて半導体素子を作
成した結果、従来型のマスクに比べパタンの微細化が実
現でき素子面積の縮小化が実現できることが開示されて
いる。
【0006】
【発明が解決しようとする課題】しかしながら、リソグ
ラフィー上、メモリセル内のような解像限界に近い微細
な密パターンの加工に必要となる露光条件では疎なパタ
ーン付近の光強度が相対的に強まりオーバー露光条件と
なる。これによりレジストパターンの細り、解像不良が
発生しやすくなるため、第1従来技術では、配線の周囲
下方に下地ダミーパターンを置くものであるが、図4の
ように配線の疎密を問題とする場合には適用困難である
という問題点があった。また、メモリセル内ビット線の
セルアレイ外部への引き出し部分において、図4に点線
で示したようなビット線の細りや断線が発生し、歩留ま
りが低下するという問題点があった。
ラフィー上、メモリセル内のような解像限界に近い微細
な密パターンの加工に必要となる露光条件では疎なパタ
ーン付近の光強度が相対的に強まりオーバー露光条件と
なる。これによりレジストパターンの細り、解像不良が
発生しやすくなるため、第1従来技術では、配線の周囲
下方に下地ダミーパターンを置くものであるが、図4の
ように配線の疎密を問題とする場合には適用困難である
という問題点があった。また、メモリセル内ビット線の
セルアレイ外部への引き出し部分において、図4に点線
で示したようなビット線の細りや断線が発生し、歩留ま
りが低下するという問題点があった。
【0007】同様に、第2従来技術は、配線パターンの
細い線幅部分5と広い部分6の間に細い線幅部分5より
も一定に線幅を拡げた部分7を設けることで、回折光の
影響を回避するというものであるが、配線パターンは一
定線幅のライン/スペースであり回折光の影響は小さ
く、また疎密が変わる部分の線幅を拡げると隣接配線間
の短絡が発生しやすくなり適用にはできないという問題
点があった。
細い線幅部分5と広い部分6の間に細い線幅部分5より
も一定に線幅を拡げた部分7を設けることで、回折光の
影響を回避するというものであるが、配線パターンは一
定線幅のライン/スペースであり回折光の影響は小さ
く、また疎密が変わる部分の線幅を拡げると隣接配線間
の短絡が発生しやすくなり適用にはできないという問題
点があった。
【0008】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、周期的に配列され
た配線の疎密が異なる領域において、疎な配線パターン
の一部の線幅を広く形成し、また配線パターンの線幅が
広くなっている部分を、密な配線領域から一定の間隔を
おいて形成することにより、メモリセル内ビット線のセ
ルアレイ外部への引き出し部分において、ビット線間の
短絡を起こすことなく、ビット線の細り及び断線を防ぐ
ことができ、歩留まりを改善できる電子デバイス並びに
半導体装置、及び電極形成方法を提供する点にある。
のであり、その目的とするところは、周期的に配列され
た配線の疎密が異なる領域において、疎な配線パターン
の一部の線幅を広く形成し、また配線パターンの線幅が
広くなっている部分を、密な配線領域から一定の間隔を
おいて形成することにより、メモリセル内ビット線のセ
ルアレイ外部への引き出し部分において、ビット線間の
短絡を起こすことなく、ビット線の細り及び断線を防ぐ
ことができ、歩留まりを改善できる電子デバイス並びに
半導体装置、及び電極形成方法を提供する点にある。
【0009】
【課題を解決するための手段】本発明の請求項1に記載
の要旨は、周期的に配線パターンが密に配列された密な
配線領域からコンタクト領域に至る引き出し領域の配線
パターンが前記密な配線領域より疎に配列されている電
子デバイスであって、前記引き出し領域の配線パターン
の一部の線幅を前記密な配線領域の配線パターンの線幅
に比べて広く形成させ、該配線パターンの線幅が広くな
っている部分は、前記密な配線領域から最小基準寸法程
度の間隔をおいて形成され、前記密な配線領域の配線パ
ターンの間隔と前記最小基準寸法とは、[密な配線領域
の配線パターンの間隔]≦[最小基準寸法]≦2×[密
な配線領域の配線パターンの間隔]を満たすように設定
されていることを特徴とする電子デバイスに存する。ま
た本発明の請求項2に記載の要旨は、周期的に配線パタ
ーンが密に配列されたセルアレイからコンタクト領域に
至る引き出し領域の配線パターンが前記セルアレイより
疎に配列されている半導体装置であって、前記引き出し
領域の配線パターンの一部の線幅を前記セルアレイの配
線パターンの線幅に比べて広く形成させ、該配線パター
ンの線幅が広くなっている部分は、前記セルアレイ端部
から最小基準寸法程度の間隔をおいて形成され、前記セ
ルアレイの配線パターンの間隔と前記セルアレイ端部か
ら最小基準寸法とは、[セルアレイの配線パターンの間
隔]≦[セルアレイ端部からの最小基準寸法]≦2×
[セルアレイの配線パターンの間隔]を満たすように設
定されていることを特徴とする半導体装置に存する。ま
た本発明の請求項3に記載の要旨は、周期的にビット線
が密に配列されたメモリセルアレイからコンタクト領域
に至る引き出し領域のビット線が前記メモリセルアレイ
より疎に配列されている半導体装置であって、前記引き
出し領域のビット線の一部のライン幅を前記メモリセル
アレイのビット線のライン幅Aに比べて広く形成させ、
該ビット線のライン幅が広くなっている部分は、前記メ
モリセルアレイ端部から最小基準寸法程度の間隔をおい
て形成され、前記メモリセルアレイのビット線間のスペ
ースと前記メモリセルアレイ端部から最小基準寸法と
は、[メモリセルアレイのビット線間のスペース]≦
[メモリセルアレイ端部からの最小基準寸法]≦2×
[メモリセルアレイのビット線間のスペース]を満たす
ように設定されていることを特徴とする半導体装置に存
する。また本発明の請求項4に記載の要旨は、周期的に
配線パターンが密に配列された密な配線領域からコンタ
クト領域に至る引き出し領域の配線パターンを前記密な
配線領域より疎に配列して形成する電極形成方法であっ
て、前記引き出し領域の配線パターンの一部の線幅を前
記密な配線領域の配線パターンの線幅に比べて広く形成
する工程と、該配線パターンの線幅が広くなっている部
分を前記密な配線領域から最小基準寸法程度の間隔をお
いて形成する工程と、前記密な配線領域の配線パターン
の間隔と前記最小基準寸法とを[密な配線領域の配線パ
ターンの間隔]≦[最小基準寸法]≦2×[密な配線領
域の配線パターンの間隔]の関係を満たすように設定す
る工程とを有することを特徴とする電極形成方法に存す
る。また本発明の請求項5に記載の要旨は、周期的に配
線パターンが密に配列されたセルアレイからコンタクト
領域に至る引き出し領域の配線パターンを前記セルアレ
イより疎に配列して形成する電極形成方法であって、前
記引き出し領域の配線パターンの一部の線幅を前記セル
アレイの配線パターンの線幅に比べて広く形成する工程
と、該配線パターンの線幅が広くなっている部分を前記
セルアレイ端部から最小基準寸法程度の間隔をおいて形
成する工程と、前記セルアレイの配線パターンの間隔と
前記セルアレイ端部から最小基準寸法とを[セルアレイ
の配線パターンの間隔]≦[セルアレイ端部からの最小
基準寸法]≦2×[セルアレイの配線パターンの間隔]
の関係を満たすように設定する工程とを有することを特
徴とする電極形成方法に存する。また本発明の請求項6
に記載の要旨は、周期的にビット線が密に配列されたメ
モリセルアレイからコンタクト領域に至る引き出し領域
のビット線を前記メモリセルアレイより疎に配列して形
成する電極形成方法であって、前記引き出し領域のビッ
ト線の一部のライン幅を前記メモリセルアレイのビット
線のライン幅Aに比べて広く形成する工程と、該ビット
線のライン幅が広くなっている部分を前記メモリセルア
レイ端部から最小基準寸法程度の間隔をおいて形成する
工程と、前記メモリセルアレイのビット線間のスペース
と前記メモリセルアレイ端部から最小基準寸法とを[メ
モリセルアレイのビット線間のスペース]≦[メモリセ
ルアレイ端部からの最小基準寸法]≦2×[メモリセル
アレイのビット線間のスペース]の関係を満たすように
設定する工程とを有することを特徴とする電極形成方法
に存する。
の要旨は、周期的に配線パターンが密に配列された密な
配線領域からコンタクト領域に至る引き出し領域の配線
パターンが前記密な配線領域より疎に配列されている電
子デバイスであって、前記引き出し領域の配線パターン
の一部の線幅を前記密な配線領域の配線パターンの線幅
に比べて広く形成させ、該配線パターンの線幅が広くな
っている部分は、前記密な配線領域から最小基準寸法程
度の間隔をおいて形成され、前記密な配線領域の配線パ
ターンの間隔と前記最小基準寸法とは、[密な配線領域
の配線パターンの間隔]≦[最小基準寸法]≦2×[密
な配線領域の配線パターンの間隔]を満たすように設定
されていることを特徴とする電子デバイスに存する。ま
た本発明の請求項2に記載の要旨は、周期的に配線パタ
ーンが密に配列されたセルアレイからコンタクト領域に
至る引き出し領域の配線パターンが前記セルアレイより
疎に配列されている半導体装置であって、前記引き出し
領域の配線パターンの一部の線幅を前記セルアレイの配
線パターンの線幅に比べて広く形成させ、該配線パター
ンの線幅が広くなっている部分は、前記セルアレイ端部
から最小基準寸法程度の間隔をおいて形成され、前記セ
ルアレイの配線パターンの間隔と前記セルアレイ端部か
ら最小基準寸法とは、[セルアレイの配線パターンの間
隔]≦[セルアレイ端部からの最小基準寸法]≦2×
[セルアレイの配線パターンの間隔]を満たすように設
定されていることを特徴とする半導体装置に存する。ま
た本発明の請求項3に記載の要旨は、周期的にビット線
が密に配列されたメモリセルアレイからコンタクト領域
に至る引き出し領域のビット線が前記メモリセルアレイ
より疎に配列されている半導体装置であって、前記引き
出し領域のビット線の一部のライン幅を前記メモリセル
アレイのビット線のライン幅Aに比べて広く形成させ、
該ビット線のライン幅が広くなっている部分は、前記メ
モリセルアレイ端部から最小基準寸法程度の間隔をおい
て形成され、前記メモリセルアレイのビット線間のスペ
ースと前記メモリセルアレイ端部から最小基準寸法と
は、[メモリセルアレイのビット線間のスペース]≦
[メモリセルアレイ端部からの最小基準寸法]≦2×
[メモリセルアレイのビット線間のスペース]を満たす
ように設定されていることを特徴とする半導体装置に存
する。また本発明の請求項4に記載の要旨は、周期的に
配線パターンが密に配列された密な配線領域からコンタ
クト領域に至る引き出し領域の配線パターンを前記密な
配線領域より疎に配列して形成する電極形成方法であっ
て、前記引き出し領域の配線パターンの一部の線幅を前
記密な配線領域の配線パターンの線幅に比べて広く形成
する工程と、該配線パターンの線幅が広くなっている部
分を前記密な配線領域から最小基準寸法程度の間隔をお
いて形成する工程と、前記密な配線領域の配線パターン
の間隔と前記最小基準寸法とを[密な配線領域の配線パ
ターンの間隔]≦[最小基準寸法]≦2×[密な配線領
域の配線パターンの間隔]の関係を満たすように設定す
る工程とを有することを特徴とする電極形成方法に存す
る。また本発明の請求項5に記載の要旨は、周期的に配
線パターンが密に配列されたセルアレイからコンタクト
領域に至る引き出し領域の配線パターンを前記セルアレ
イより疎に配列して形成する電極形成方法であって、前
記引き出し領域の配線パターンの一部の線幅を前記セル
アレイの配線パターンの線幅に比べて広く形成する工程
と、該配線パターンの線幅が広くなっている部分を前記
セルアレイ端部から最小基準寸法程度の間隔をおいて形
成する工程と、前記セルアレイの配線パターンの間隔と
前記セルアレイ端部から最小基準寸法とを[セルアレイ
の配線パターンの間隔]≦[セルアレイ端部からの最小
基準寸法]≦2×[セルアレイの配線パターンの間隔]
の関係を満たすように設定する工程とを有することを特
徴とする電極形成方法に存する。また本発明の請求項6
に記載の要旨は、周期的にビット線が密に配列されたメ
モリセルアレイからコンタクト領域に至る引き出し領域
のビット線を前記メモリセルアレイより疎に配列して形
成する電極形成方法であって、前記引き出し領域のビッ
ト線の一部のライン幅を前記メモリセルアレイのビット
線のライン幅Aに比べて広く形成する工程と、該ビット
線のライン幅が広くなっている部分を前記メモリセルア
レイ端部から最小基準寸法程度の間隔をおいて形成する
工程と、前記メモリセルアレイのビット線間のスペース
と前記メモリセルアレイ端部から最小基準寸法とを[メ
モリセルアレイのビット線間のスペース]≦[メモリセ
ルアレイ端部からの最小基準寸法]≦2×[メモリセル
アレイのビット線間のスペース]の関係を満たすように
設定する工程とを有することを特徴とする電極形成方法
に存する。
【0010】
【発明の実施の形態】本発明の実施形態の電子デバイス
は、微細な配線パターンを有する半導体素子等を意味
し、周期的に配列された配線の疎密が異なる領域におい
て、疎な配線パターンの一部の線幅Bを密な配線パター
ンの線幅Aに比べて広く(B>A)形成し、また配線パ
ターンの線幅が広くなっている部分を、密な配線領域か
ら一定の間隔だけ離間して形成している。この際、前述
の電極形成方法が実行され、配線パターンの線幅が広く
なっている部分は、配線が密である領域から最小基準寸
法A”程度の間隔だけ離間して形成されている。更に、
密な配線パターンの間隔A’と最小基準寸法A”とは、 [密な配線パターンの間隔A’]≦[最小基準寸法
A”]≦2×[密な配線パターンの間隔A’] を満たすように設定されている。
は、微細な配線パターンを有する半導体素子等を意味
し、周期的に配列された配線の疎密が異なる領域におい
て、疎な配線パターンの一部の線幅Bを密な配線パター
ンの線幅Aに比べて広く(B>A)形成し、また配線パ
ターンの線幅が広くなっている部分を、密な配線領域か
ら一定の間隔だけ離間して形成している。この際、前述
の電極形成方法が実行され、配線パターンの線幅が広く
なっている部分は、配線が密である領域から最小基準寸
法A”程度の間隔だけ離間して形成されている。更に、
密な配線パターンの間隔A’と最小基準寸法A”とは、 [密な配線パターンの間隔A’]≦[最小基準寸法
A”]≦2×[密な配線パターンの間隔A’] を満たすように設定されている。
【0011】例えば、電子デバイスとしてメモリデバイ
スを例に取ると、周期的に配列されたビット線の疎密が
異なるメモリセルアレイ外部の周辺回路部への引き出し
部分において、周辺回路部の疎なビット線の一部のライ
ン幅Bをメモリセルアレイ内部の密なビット線のライン
幅Aに比べて広く(B>A)形成し、また周辺回路部の
ビット線のライン幅が広くなっている部分を、メモリセ
ルアレイ端部から一定の間隔だけ離間して形成する際
に、前述の電極形成方法が実行され、周辺回路部のビッ
ト線のライン幅が広くなっている部分を、メモリセルア
レイ端部から最小基準寸法A”程度の間隔だけ離間して
形成し、更に、メモリセルアレイ内部の密なビット線間
のスペースA’とメモリセルアレイ端部から最小基準寸
法A”とを、 [メモリセルアレイ内部の密なビット線間のスペース
A’]≦[メモリセルアレイ端部からの最小基準寸法
A”]≦2×[メモリセルアレイ内部の密なビット線間
のスペースA’] を満たすように設定している。
スを例に取ると、周期的に配列されたビット線の疎密が
異なるメモリセルアレイ外部の周辺回路部への引き出し
部分において、周辺回路部の疎なビット線の一部のライ
ン幅Bをメモリセルアレイ内部の密なビット線のライン
幅Aに比べて広く(B>A)形成し、また周辺回路部の
ビット線のライン幅が広くなっている部分を、メモリセ
ルアレイ端部から一定の間隔だけ離間して形成する際
に、前述の電極形成方法が実行され、周辺回路部のビッ
ト線のライン幅が広くなっている部分を、メモリセルア
レイ端部から最小基準寸法A”程度の間隔だけ離間して
形成し、更に、メモリセルアレイ内部の密なビット線間
のスペースA’とメモリセルアレイ端部から最小基準寸
法A”とを、 [メモリセルアレイ内部の密なビット線間のスペース
A’]≦[メモリセルアレイ端部からの最小基準寸法
A”]≦2×[メモリセルアレイ内部の密なビット線間
のスペースA’] を満たすように設定している。
【0012】(第1実施形態)図1は、本発明のメモリ
デバイス(DRAM)のメモリセルアレイ内ビット線
2,3とその下に配置されるワード線1の第1実施形態
を示す平面レイアウト図である。DRAMのセルアレイ
内のビット線2,3は最小基準寸法のライン幅(線幅)
A/スペース(線間隔)A’で周期的に密に配列され、
セルアレイ端部でその半数であるビット線3が外側へ引
き出され周辺回路部へ連続的に続くように配置されてい
る。従って、メモリセルアレイの外側では周期性が変わ
りビット線3の密度は半分になっている。周辺領域でビ
ット線3はコンタクト4によって下方の拡散層(図示せ
ず)に接続されている。セルアレイからの引き出し部で
は線幅の細り易い部分近傍でビット線3の線幅が広く
(B>A)設計されている。また、この配線パターンの
線幅が広くなっている部分は、配線が密である領域から
最小基準寸法A”程度の間隔だけ離間して形成されてい
る。周辺回路部には、ビット線2,3の各々を外部と接
続するための電極であるコンタクト4がビット線2,3
の各々と接続された状態で、同一基板上に形成されてい
る。
デバイス(DRAM)のメモリセルアレイ内ビット線
2,3とその下に配置されるワード線1の第1実施形態
を示す平面レイアウト図である。DRAMのセルアレイ
内のビット線2,3は最小基準寸法のライン幅(線幅)
A/スペース(線間隔)A’で周期的に密に配列され、
セルアレイ端部でその半数であるビット線3が外側へ引
き出され周辺回路部へ連続的に続くように配置されてい
る。従って、メモリセルアレイの外側では周期性が変わ
りビット線3の密度は半分になっている。周辺領域でビ
ット線3はコンタクト4によって下方の拡散層(図示せ
ず)に接続されている。セルアレイからの引き出し部で
は線幅の細り易い部分近傍でビット線3の線幅が広く
(B>A)設計されている。また、この配線パターンの
線幅が広くなっている部分は、配線が密である領域から
最小基準寸法A”程度の間隔だけ離間して形成されてい
る。周辺回路部には、ビット線2,3の各々を外部と接
続するための電極であるコンタクト4がビット線2,3
の各々と接続された状態で、同一基板上に形成されてい
る。
【0013】以上第1実施形態を要約すれば、メモリセ
ル内ビット線3のセルアレイ外部への引き出し部分にお
いて、その線幅を太く設定することでビット線3の断線
を防ぎ歩留まりを改善することができる。すなわち、メ
モリセル内ビット線3のセルアレイ外部への引き出し部
分において、ビット線間の短絡を起こすことなく、ビッ
ト線3の細り及び断線を防ぐことができるようになり、
その結果、歩留まりを改善できるといった効果を奏す
る。例えば、配線が密である領域から一定の間隔をおい
て線幅を太らせているので、リソグラフィー上、解像限
界に近い微細な密パターンの加工に必要な露光条件では
疎なパターン付近の光強度が相対的に強まりオーバー露
光条件となったときであっても、レジストパターンの細
り、解像不良を回避することができる。
ル内ビット線3のセルアレイ外部への引き出し部分にお
いて、その線幅を太く設定することでビット線3の断線
を防ぎ歩留まりを改善することができる。すなわち、メ
モリセル内ビット線3のセルアレイ外部への引き出し部
分において、ビット線間の短絡を起こすことなく、ビッ
ト線3の細り及び断線を防ぐことができるようになり、
その結果、歩留まりを改善できるといった効果を奏す
る。例えば、配線が密である領域から一定の間隔をおい
て線幅を太らせているので、リソグラフィー上、解像限
界に近い微細な密パターンの加工に必要な露光条件では
疎なパターン付近の光強度が相対的に強まりオーバー露
光条件となったときであっても、レジストパターンの細
り、解像不良を回避することができる。
【0014】(第2実施形態)図2は、本発明のメモリ
デバイス(DRAM)のメモリセルアレイ内ビット線
2,3’とその下に配置されるワード線1の第2実施形
態を示す平面レイアウト図である。DRAMのセルアレ
イ内のビット線2,3’は最小基準寸法のライン幅(線
幅)A/スペース(線間隔)A’で周期的に密に配列さ
れ、セルアレイ端部でその半数であるビット線3’が外
側へ引き出され周辺回路部へ連続的に続くように配置さ
れている。
デバイス(DRAM)のメモリセルアレイ内ビット線
2,3’とその下に配置されるワード線1の第2実施形
態を示す平面レイアウト図である。DRAMのセルアレ
イ内のビット線2,3’は最小基準寸法のライン幅(線
幅)A/スペース(線間隔)A’で周期的に密に配列さ
れ、セルアレイ端部でその半数であるビット線3’が外
側へ引き出され周辺回路部へ連続的に続くように配置さ
れている。
【0015】ここで、メモリセルアレイの外側では周期
性が変わりビット線3’の密度は半分になっている。周
辺領域でビット線3’はコンタクト4によって下方の拡
散層(図示せず)に接続されている。
性が変わりビット線3’の密度は半分になっている。周
辺領域でビット線3’はコンタクト4によって下方の拡
散層(図示せず)に接続されている。
【0016】セルアレイからの引き出し部では線幅の細
り易い部分近傍でビット線3’の線幅が広く(B>A)
設計されている。また、この配線パターンの線幅が広く
なっている部分は、配線が密である領域から最小基準寸
法A”程度の間隔だけ離間して形成されている。
り易い部分近傍でビット線3’の線幅が広く(B>A)
設計されている。また、この配線パターンの線幅が広く
なっている部分は、配線が密である領域から最小基準寸
法A”程度の間隔だけ離間して形成されている。
【0017】本実施形態では、図1と異なり隣接するビ
ット線2とビット線3’とが2本毎に交互に引き出され
ており、また引き出し部分は曲げられている。このよう
な引き出し部の配列、形態等によらず、配線が密である
領域から最小基準寸法A”程度の間隔をおいて引き出し
部分を広く設定することで、ビット線間の短絡を起こさ
ずにビット線3’の細り、断線が防止されている。
ット線2とビット線3’とが2本毎に交互に引き出され
ており、また引き出し部分は曲げられている。このよう
な引き出し部の配列、形態等によらず、配線が密である
領域から最小基準寸法A”程度の間隔をおいて引き出し
部分を広く設定することで、ビット線間の短絡を起こさ
ずにビット線3’の細り、断線が防止されている。
【0018】さらに、ここではビット線3’の太い部分
(線幅=B)は下地ゲート段により下地層間絶縁膜14
の高さが変化し段差となっている遷移領域に相当してい
る。この様子を図2の断面概略図である図3に示す。図
3は図2におけるビット線延在方向における製造工程の
一断面図である。
(線幅=B)は下地ゲート段により下地層間絶縁膜14
の高さが変化し段差となっている遷移領域に相当してい
る。この様子を図2の断面概略図である図3に示す。図
3は図2におけるビット線延在方向における製造工程の
一断面図である。
【0019】シリコン基板10上には、素子分離絶縁膜
11、ゲート電極となるワード線12、ソース・ドレイ
ンとなるSD拡散層13が形成され、これら10,11
及び13が層間絶縁膜14で覆われている。ここでは、
メモリセル領域にはゲート電極が配置されているがメモ
リセル領域周囲にはゲート電極が配置されていないた
め、層間絶縁膜14の上はメモリセル領域で高くその周
囲領域で低く、その境界で段差をもった形状となってい
る。
11、ゲート電極となるワード線12、ソース・ドレイ
ンとなるSD拡散層13が形成され、これら10,11
及び13が層間絶縁膜14で覆われている。ここでは、
メモリセル領域にはゲート電極が配置されているがメモ
リセル領域周囲にはゲート電極が配置されていないた
め、層間絶縁膜14の上はメモリセル領域で高くその周
囲領域で低く、その境界で段差をもった形状となってい
る。
【0020】層間絶縁膜14の上には全面にタングステ
ンポリサイド膜15が堆積され、さらにその上にフォト
レジスト16が堆積されている。タングステンポリサイ
ド膜15はこのフォトレジスト16をマスクにエッチン
グされビット線2,3’が形成される。
ンポリサイド膜15が堆積され、さらにその上にフォト
レジスト16が堆積されている。タングステンポリサイ
ド膜15はこのフォトレジスト16をマスクにエッチン
グされビット線2,3’が形成される。
【0021】ここでフォトレジスト16の膜厚X,Y,
Zは、メモリセル領域、周辺領域では設定された膜厚と
なっているが(X=Y)、段差となる境界領域では膜厚
が薄く形成されている(Z<X=Y)。この段差部にお
いて、レジスト膜厚が相対的に薄くなることにより、レ
ジストパターンの細り、解像不良が起こり易くなるが、
段差部近傍でビット線3’の線幅が太くなっているため
配線の細り、断線を防ぐことができる。
Zは、メモリセル領域、周辺領域では設定された膜厚と
なっているが(X=Y)、段差となる境界領域では膜厚
が薄く形成されている(Z<X=Y)。この段差部にお
いて、レジスト膜厚が相対的に薄くなることにより、レ
ジストパターンの細り、解像不良が起こり易くなるが、
段差部近傍でビット線3’の線幅が太くなっているため
配線の細り、断線を防ぐことができる。
【0022】以上第2実施形態を要約すれば、メモリセ
ル内ビット線3’のセルアレイ外部への引き出し部分に
おいて、その線幅を太く設定することでビット線3’の
断線を防ぎ歩留まりを改善することができる。すなわ
ち、メモリセル内ビット線3’のセルアレイ外部への引
き出し部分において、ビット線3’間の短絡を起こすこ
となく、ビット線3’の細り及び断線を防ぐことができ
るようになり、その結果、歩留まりを改善できるといっ
た効果を奏する。例えば、配線が密である領域から一定
の間隔をおいて線幅を太らせているので、リソグラフィ
ー上、解像限界に近い微細な密パターンの加工に必要な
露光条件では疎なパターン付近の光強度が相対的に強ま
りオーバー露光条件となったときであっても、レジスト
パターンの細り、解像不良を回避することができる。
ル内ビット線3’のセルアレイ外部への引き出し部分に
おいて、その線幅を太く設定することでビット線3’の
断線を防ぎ歩留まりを改善することができる。すなわ
ち、メモリセル内ビット線3’のセルアレイ外部への引
き出し部分において、ビット線3’間の短絡を起こすこ
となく、ビット線3’の細り及び断線を防ぐことができ
るようになり、その結果、歩留まりを改善できるといっ
た効果を奏する。例えば、配線が密である領域から一定
の間隔をおいて線幅を太らせているので、リソグラフィ
ー上、解像限界に近い微細な密パターンの加工に必要な
露光条件では疎なパターン付近の光強度が相対的に強ま
りオーバー露光条件となったときであっても、レジスト
パターンの細り、解像不良を回避することができる。
【0023】なお、本実施の形態においては、本発明は
DRAMの配線に限定されず、本発明を適用する上で好
適なシステムLSIやASIC等の集積回路の微細な配
線、ディスクリート素子の微細な配線、一般的な電子デ
バイスの微細な配線等に適用することができる。また、
上記構成部材の数、位置、形状等は上記実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。
DRAMの配線に限定されず、本発明を適用する上で好
適なシステムLSIやASIC等の集積回路の微細な配
線、ディスクリート素子の微細な配線、一般的な電子デ
バイスの微細な配線等に適用することができる。また、
上記構成部材の数、位置、形状等は上記実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。
【0024】
【発明の効果】本発明は、メモリセル内ビット線のセル
アレイ外部への引き出し部分において、ビット線間の短
絡を起こすことなく、ビット線の細り及び断線を防ぐこ
とができるようになり、その結果、歩留まりを改善でき
るといった効果を奏する。
アレイ外部への引き出し部分において、ビット線間の短
絡を起こすことなく、ビット線の細り及び断線を防ぐこ
とができるようになり、その結果、歩留まりを改善でき
るといった効果を奏する。
【図1】本発明の半導体装置(DRAM)のメモリセル
アレイ内ビット線とその下に配置されるワード線の第1
実施形態を示す平面レイアウト図である。
アレイ内ビット線とその下に配置されるワード線の第1
実施形態を示す平面レイアウト図である。
【図2】本発明の半導体装置(DRAM)のメモリセル
アレイ内ビット線とその下に配置されるワード線の第2
実施形態を示す平面レイアウト図である。
アレイ内ビット線とその下に配置されるワード線の第2
実施形態を示す平面レイアウト図である。
【図3】図2におけるビット線延在方向における製造工
程の一断面図である。
程の一断面図である。
【図4】一般的なDRAMのセルアレイ内ビット線とそ
の下に配置されるワード線の平面レイアウト図である。
の下に配置されるワード線の平面レイアウト図である。
【図5】第2従来技術の配線パターンを示す概略図であ
る。
る。
1,12…ワード線
2,2,3,3’,3”…ビット線
4…コンタクト
10…シリコン基板
11…素子分離絶縁膜
13…SD拡散層
14…層間絶縁膜
15…タングステンポリサイド膜
16…フォトレジスト
A…ライン幅
A’…スペース
A”…最小基準寸法
X,Y,Z…タングステンポリサイド膜の膜厚
Claims (6)
- 【請求項1】 周期的に配線パターンが密に配列された
密な配線領域からコンタクト領域に至る引き出し領域の
配線パターンが前記密な配線領域より疎に配列されてい
る電子デバイスであって、 前記引き出し領域の配線パターンの一部の線幅を前記密
な配線領域の配線パターンの線幅に比べて広く形成さ
せ、 該配線パターンの線幅が広くなっている部分は、前記密
な配線領域 から最小基準寸法程度の間隔をおいて形成さ
れ、前記密な配線領域の配線パターン の間隔と前記最小基準
寸法とは、 [密な配線領域の配線パターンの間隔]≦[最小基準寸
法]≦2×[密な配線領域の配線パターンの間隔] を満たすように設定されていることを特徴とする電子デ
バイス。 - 【請求項2】 周期的に配線パターンが密に配列された
セルアレイからコンタクト領域に至る引き出し領域の配
線パターンが前記セルアレイより疎に配列されている半
導体装置であって、 前記引き出し領域の配線パターンの一部の線幅を前記セ
ルアレイの配線パターンの線幅に比べて広く形成させ、 該配線パターンの線幅が広くなっている部分は、前記 セ
ルアレイ端部から最小基準寸法程度の間隔をおいて形成
され、前記セルアレイの配線パターン の間隔と前記セルアレイ
端部から最小基準寸法とは、 [セルアレイの配線パターンの間隔]≦[セルアレイ端
部からの最小基準寸法]≦2×[セルアレイの配線パタ
ーンの間隔] を満たすように設定されていることを特徴とする半導体
装置。 - 【請求項3】 周期的にビット線が密に配列されたメモ
リセルアレイからコンタクト領域に至る引き出し領域の
ビット線が前記メモリセルアレイより疎に配列されてい
る半導体装置であって、 前記引き出し領域のビット線の一部のライン幅を前記メ
モリセルアレイのビット線のライン幅Aに比べて広く形
成させ、 該ビット線のライン幅が広くなっている部分は、前記メ
モリセルアレイ 端部から最小基準寸法程度の間隔をおい
て形成され、前記メモリセルアレイの ビット線間のスペースと前記メ
モリセルアレイ端部から最小基準寸法とは、 [メモリセルアレイのビット線間のスペース]≦[メモ
リセルアレイ端部からの最小基準寸法]≦2×[メモリ
セルアレイのビット線間のスペース] を満たすように設定されていることを特徴とする半導体
装置。 - 【請求項4】 周期的に配線パターンが密に配列された
密な配線領域からコンタクト領域に至る引き出し領域の
配線パターンを前記密な配線領域より疎に配列して形成
する電極形成方法であって、前記引き出し領域の配線パターンの一部の線幅を前記密
な配線領域の配線パターンの線幅に比べて広く形成 する
工程と、該配線パターンの線幅が広くなっている部分を前記密な
配線領域 から最小基準寸法程度の間隔をおいて形成する
工程と、前記密な配線領域の配線パターン の間隔と前記最小基準
寸法とを[密な配線領域の配線パターンの間隔]≦[最
小基準寸法]≦2×[密な配線領域の配線パターンの間
隔]の関係を満たすように設定する工程とを有すること
を特徴とする電極形成方法。 - 【請求項5】 周期的に配線パターンが密に配列された
セルアレイからコンタクト領域に至る引き出し領域の配
線パターンを前記セルアレイより疎に配列して形成する
電極形成方法であって、 前記引き出し領域の配線パターンの一部の線幅を前記セ
ルアレイの配線パターンの線幅に比べて広く形成 する工
程と、該配線パターンの線幅が広くなっている部分を前記 セル
アレイ端部から最小基準寸法程度の間隔をおいて形成す
る工程と、前記セルアレイの配線パターン の間隔と前記セルアレイ
端部から最小基準寸法とを[セルアレイの配線パターン
の間隔]≦[セルアレイ端部からの最小基準寸法]≦2
×[セルアレイの配線パターンの間隔]の関係を満たす
ように設定する工程とを有することを特徴とする電極形
成方法。 - 【請求項6】 周期的にビット線が密に配列されたメモ
リセルアレイからコンタクト領域に至る引き出し領域の
ビット線を前記メモリセルアレイより疎に配列して形成
する電極形成方法であって、 前記引き出し領域のビット線の一部のライン幅を前記メ
モリセルアレイのビット線のライン幅Aに比べて広く形
成 する工程と、該ビット線のライン幅が広くなっている部分を前記メモ
リセルアレイ 端部から最小基準寸法程度の間隔をおいて
形成する工程と、前記メモリセルアレイの ビット線間のスペースと前記メ
モリセルアレイ端部から最小基準寸法とを[メモリセル
アレイのビット線間のスペース]≦[メモリセルアレイ
端部からの最小基準寸法]≦2×[メモリセルアレイの
ビット線間のスペース]の関係を満たすように設定する
工程とを有することを特徴とする電極形成方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32753498A JP3420089B2 (ja) | 1998-11-04 | 1998-11-04 | 電子デバイス並びに半導体装置、及び電極形成方法 |
KR1019990048259A KR20000035176A (ko) | 1998-11-04 | 1999-11-03 | 전자 디바이스 및 반도체 장치, 및 전극 형성 방법 |
US09/433,969 US6534803B2 (en) | 1998-11-04 | 1999-11-04 | Electronic device, semiconductor device, and electrode forming method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32753498A JP3420089B2 (ja) | 1998-11-04 | 1998-11-04 | 電子デバイス並びに半導体装置、及び電極形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000150828A JP2000150828A (ja) | 2000-05-30 |
JP3420089B2 true JP3420089B2 (ja) | 2003-06-23 |
Family
ID=18200183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32753498A Expired - Fee Related JP3420089B2 (ja) | 1998-11-04 | 1998-11-04 | 電子デバイス並びに半導体装置、及び電極形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6534803B2 (ja) |
JP (1) | JP3420089B2 (ja) |
KR (1) | KR20000035176A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6531357B2 (en) | 2000-08-17 | 2003-03-11 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
US6794677B2 (en) | 2000-10-02 | 2004-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
JP2006156929A (ja) | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
EP1655779A3 (en) * | 2004-11-05 | 2007-10-31 | Fujitsu Limited | Semiconductor integrated circuit and design method therefor |
JP2007194496A (ja) * | 2006-01-20 | 2007-08-02 | Toshiba Corp | 半導体集積回路 |
JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
KR100810616B1 (ko) * | 2006-10-02 | 2008-03-06 | 삼성전자주식회사 | 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법 |
US8692351B2 (en) * | 2010-04-02 | 2014-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy shoulder structure for line stress reduction |
US8993430B2 (en) | 2011-09-30 | 2015-03-31 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device and semiconductor device |
KR102004242B1 (ko) * | 2013-12-13 | 2019-07-26 | 삼성전자주식회사 | 반도체 소자 및 그의 형성 방법 |
KR20210145386A (ko) | 2020-05-25 | 2021-12-02 | 삼성전자주식회사 | 라인 식별자를 갖는 반도체 소자들 |
CN116453947A (zh) * | 2022-01-06 | 2023-07-18 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05283437A (ja) | 1992-04-03 | 1993-10-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH06175348A (ja) | 1992-12-10 | 1994-06-24 | Hitachi Ltd | レジストパタンの形成方法 |
JPH07183301A (ja) | 1993-12-24 | 1995-07-21 | Toshiba Corp | 半導体装置 |
JPH09307075A (ja) * | 1996-05-15 | 1997-11-28 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP3235715B2 (ja) * | 1996-06-11 | 2001-12-04 | シャープ株式会社 | 半導体記憶装置 |
JPH1064788A (ja) * | 1996-08-22 | 1998-03-06 | Toshiba Corp | 半導体装置の製造方法と露光用マスク |
US5998846A (en) * | 1998-03-30 | 1999-12-07 | Vanguard International Semiconductor Corporation | Layout structure of multi-use coupling capacitors in reducing ground bounces and replacing faulty logic components |
-
1998
- 1998-11-04 JP JP32753498A patent/JP3420089B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-03 KR KR1019990048259A patent/KR20000035176A/ko active IP Right Grant
- 1999-11-04 US US09/433,969 patent/US6534803B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR20000035176A (ko) | 2000-06-26 |
US20020070392A1 (en) | 2002-06-13 |
JP2000150828A (ja) | 2000-05-30 |
US6534803B2 (en) | 2003-03-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6432619B2 (en) | Method for reducing photolithographic steps in a semiconductor interconnect process | |
US4916514A (en) | Integrated circuit employing dummy conductors for planarity | |
JP3420089B2 (ja) | 電子デバイス並びに半導体装置、及び電極形成方法 | |
KR20000035011A (ko) | 배선과 자기 정렬되는 서브임계 콘택 형성 방법 | |
US6743693B2 (en) | Method of manufacturing semiconductor memory | |
US6072242A (en) | Contact structure of semiconductor memory device for reducing contact related defect and contact resistance and method for forming the same | |
US9230906B2 (en) | Feature patterning methods and structures thereof | |
US8685627B2 (en) | Method for manufacturing a semiconductor device | |
JP3526981B2 (ja) | 半導体集積回路の配線構造 | |
US8598704B2 (en) | Semiconductor device | |
JP2950275B2 (ja) | 部分一括露光マスク及び部分一括露光パターンの形成方法 | |
CN113589638B (zh) | 掩膜版版图和半导体结构 | |
JP2005303089A (ja) | 半導体装置 | |
JP4342202B2 (ja) | アライメントマークの形成方法およびそれを用いた半導体装置の製造方法 | |
JP3152195B2 (ja) | 導電体の作製方法および電極パターン | |
JP2887972B2 (ja) | 半導体集積回路装置の製造方法 | |
KR100248150B1 (ko) | 반도체소자의 콘택홀형성방법 | |
KR960003003B1 (ko) | 초고집적 반도체장치 | |
JP3330673B2 (ja) | 半導体装置及びその製造方法 | |
KR100235961B1 (ko) | 금속배선마스크 및 반도체소자의 금속배선 형성방법 | |
JPH10178012A (ja) | 半導体装置の層用の平面パターンの生成方法及びその方法を使用した半導体装置の製造方法 | |
JPH05308102A (ja) | 半導体装置の製造方法 | |
JPH07254643A (ja) | 半導体集積回路装置及びその製造方法 | |
KR19980077600A (ko) | 미세 콘택홀 형성방법 | |
JP2007294499A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |