KR102004242B1 - 반도체 소자 및 그의 형성 방법 - Google Patents

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Abstract

반도체 소자 및 그의 형성 방법을 제공한다. 상기 반도체 소자는 제 1 방향으로 연장되는 제 1 비트 라인 구조체; 상기 제 1 방향으로 연장되고, 상기 제 1 비트 라인 구조체와 이격되는 제 2 비트 라인 구조체; 상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하고, 상기 제 1 방향과 수직한 제 2 방향으로 연장되는 스토리지 컨택 플러그; 상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하고, 상기 스토리지 컨택 플러그의 상기 제 2 방향으로 연장되는 측면과 접촉하는 제 1 플러그 절연체; 및 상기 제 1 비트 라인 구조체와 상기 제 1 플러그 절연체 사이에 위치하는 플러그 분리 패턴을 포함한다.

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for fabricating the same}
본 발명은 비트 라인 구조체들을 포함하는 반도체 소자 및 그의 형성 방법에 관한 것이다.
반도체 소자는 비트 라인 구조체들을 포함한다. 상기 반도체 소자의 고집적화에 의해 상기 비트 라인 구조체들의 종횡비는 증가될 수 있다. 상기 반도체 소자에서는 비트 라인 구조체들의 종횡비 증가에 의한 불량을 방지하기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 비트 라인 구조체들의 종횡비의 증가에 의한 인접한 스토리지 컨택 플러그들 사이의 전기적 연결을 방지할 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 비트 라인 구조체들의 증가된 종횡비에 의해 플러그 분리 패턴이 형성되지 않은 영역이 도전성 물질로 채워지는 것을 방지할 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 제 1 방향으로 연장되는 제 1 비트 라인 구조체; 상기 제 1 방향으로 연장되고, 상기 제 1 비트 라인 구조체와 이격되는 제 2 비트 라인 구조체; 상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하고, 상기 제 1 방향과 수직한 제 2 방향으로 연장되는 스토리지 컨택 플러그; 상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하고, 상기 스토리지 컨택 플러그의 상기 제 2 방향으로 연장되는 측면과 접촉하는 제 1 플러그 절연체; 및 상기 제 1 비트 라인 구조체와 상기 제 1 플러그 절연체 사이에 위치하는 플러그 분리 패턴을 포함한다.
상기 제 1 플러그 절연체의 상기 스토리지 컨택 플러그와 접촉하는 측면의 프로파일은 상기 플러그 분리 패턴의 상기 스토리지 컨택 플러그와 마주보는 측면의 프로파일과 다를 수 있다.
상기 제 1 플러그 절연체의 상기 제 1 방향 길이는 상기 제 2 비트 라인 구조체에 가까이 갈수록 증가할 수 있다.
상기 제 1 플러그 절연체의 상기 제 2 방향 길이는 상기 플러그 분리 패턴의 상기 제 2 방향 길이보다 작을 수 있다.
상기 반도체 소자는 상기 제 1 비트 라인 구조체의 측면 상에 위치하는 제 1 비트 라인 스페이서 및 상기 제 2 비트 라인 구조체의 측면 상에 위치하는 제 2 비트 라인 스페이서를 더 포함할 수 있다. 상기 플러그 분리 패턴은 상기 제 1 비트 라인 스페이서와 접촉할 수 있다. 상기 제 1 플러그 절연체는 상기 플러그 분리 패턴 및 상기 제 2 비트 라인 스페이서와 이격될 수 있다.
상기 제 1 플러그 절연체와 상기 플러그 분리 패턴 사이의 상기 제 2 방향 거리는 상기 제 1 플러그 절연체와 상기 제 2 비트 라인 스페이서 사이의 상기 제 2 방향 거리와 동일할 수 있다.
상기 반도체 소자는 상기 제 1 플러그 절연체와 상기 플러그 분리 패턴 사이의 공간 및 상기 제 1 플러그 절연체와 상기 제 2 비트 라인 스페이서 사이의 공간을 채우는 제 2 플러그 절연체를 더 포함할 수 있다. 상기 제 2 플러그 절연체의 식각율은 상기 제 1 플러그 절연체의 식각율과 다를 수 있다.
상기 스토리지 컨택 플러그는 상기 플러그 분리 패턴 및 상기 제 2 플러그 절연체와 접촉할 수 있다. 상기 플러그 분리 패턴의 상기 스토리지 컨택 플러그와 접촉하는 측면의 프로파일은 상기 제 2 플러그 절연체의 상기 스토리지 컨택 플러그와 접촉하는 측면의 프로파일과 다를 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 반도체 기판 상에 위치하는 제 1 비트 라인 구조체; 상기 제 1 비트 라인 구조체와 이격되되, 상단부가 상기 제 1 비트 라인 구조체 방향으로 휘어진 제 2 비트 라인 구조체; 상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하는 플러그 분리 패턴; 및 상기 제 2 비트 라인 구조체와 상기 플러그 분리 패턴 사이에 위치하는 플러그 절연체를 포함한다. 상기 플러그 절연체의 최고 레벨은 상기 플러그 분리 패턴의 최고 레벨보다 낮다.
상기 플러그 분리 패턴의 최고 레벨은 상기 제 2 비트 라인 구조체의 최고 레벨과 동일할 수 있다.
상기 플러그 절연체의 최저 레벨은 상기 플러그 분리 패턴의 최저 레벨보다 높을 수 있다.
상기 플러그 분리 패턴의 최저 레벨은 상기 반도체 기판의 상부면의 레벨과 동일할 수 있다.
상기 플러그 절연체는 상기 플러그 분리 패턴과 이격될 수 있다. 상기 플러그 절연체와 상기 플러그 분리 패턴 사이의 수평 거리는 상기 반도체 기판의 상부면과 상기 플러그 절연체 사이의 수직 거리와 동일할 수 있다.
상기 반도체 소자는 상기 제 2 비트 라인 구조체의 측면 상에 위치하는 측면 스페이서를 더 포함할 수 있다. 상기 측면 스페이서는 상기 플러그 절연체와 이격될 수 있다. 상기 플러그 절연체와 상기 측면 스페이서 사이의 수평 거리는 상기 반도체 기판의 상기 상부면과 상기 플러그 절연체 사이의 수직 거리와 동일할 수 있다.
상기 플러그 절연체의 상단부의 수평 폭은 상기 플러그 절연체의 하단부의 수평 폭보다 작을 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자 및 그의 형성 방법은 비트 라인 구조체의 증가된 종횡비에 의해 플러그 분리 패턴이 형성되지 않은 영역에 절연성 물질의 플러그 절연체가 위치할 수 있다. 이에 따라 본 발명의 기술적 사상에 따른 반도체 소자 및 그의 형성 방법에서는 비트 라인 구조체의 종횡비의 증가에 의한 스토리지 컨택 플러그들 사이의 연결이 방지될 수 있다. 따라서 본 발명의 기술적 사상에 따른 반도체 소자 및 그의 형성 방법에서는 고집적화에 의한 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 레이-아웃(lay-out) 도이다.
도 2a는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 2b는 도 1의 II-II'선을 따라 절단한 단면도이다.
도 2c는 도 2a 및 2b의 III-III'선을 따라 절단한 평면도이다.
도 3a 및 3b는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 3c는 도 3a 및 3b의 IV-IV'선을 따라 절단한 평면도이다.
도 4a 내지 23a 및 4b 내지 23b는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 10c 내지 23c는 도 10a 내지 23a 및 10b 내지 23b의 III-III'선을 따라 절단한 평면도들이다.
도 24a 내지 31a 및 24b 내지 31b는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 32는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈을 나타낸 구성도이다.
도 33은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 나타낸 구성도이다.
도 34는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 35는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 개략도이다.
도 36은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 구성도이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
　
(실시 예)
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 레이-아웃(lay-out) 도이다. 도 2a는 도 1의 I-I'선을 따라 절단한 단면도이다. 도 2b는 도 1의 II-II'선을 따라 절단한 단면도이다. 도 2c는 도 2a 및 2b의 III-III'선을 따라 절단한 평면도이다.
도 1 및 2a 내지 2c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판(100), 게이트 구조체들(200), 비트 라인 구조체들(300), 비트 라인 스페이서들(400), 제 1 플러그 분리 패턴들(510), 제 2 플러그 분리 패턴들(520), 제 3 플러그 분리 패턴들(530), 제 1 플러그 절연체들(610), 제 2 플러그 절연체들(620) 및 스토리지 컨택 플러그들(700)을 포함할 수 있다.
상기 반도체 기판(100)은 실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 상기 반도체 기판(100)은 활성 영역(ACT) 및 필드 영역(FLD)을 포함할 수 있다.
상기 활성 영역(ACT)은 상기 필드 영역(FLD)에 의해 정의될 수 있다. 상기 활성 영역(ACT)은 불순물 영역(100p)을 포함할 수 있다. 상기 불순물 영역(100p)은 상기 반도체 기판(100)의 상부면에 가까이 위치할 수 있다. 상기 불순물 영역(100p)은 도전형 도펀트를 포함할 수 있다. 예를 들어 상기 불순물 영역(100p)은 P형 도펀트를 포함할 수 있다.
상기 필드 영역(FLD)은 상기 활성 영역(ACT)을 둘러쌀 수 있다. 상기 필드 영역(FLD)은 필드 트랜치(110t) 및 필드 절연체(110)를 포함할 수 있다.
상기 필드 트랜치(110t)는 상기 반도체 기판(100) 내에 위치할 수 있다. 상기 필드 트랜치(110t)는 Z축 방향으로 연장될 수 있다. 상기 필드 트랜치(110t)는 상기 반도체 기판(100)의 상부면으로부터 상기 반도체 기판(100)의 하부면 방향으로 연장될 수 있다. 상기 필드 트랜치(110t)의 최저 레벨은 상기 불순물 영역(100p)의 최저 레벨보다 낮을 수 있다.
상기 필드 절연체(110)는 상기 필드 트랜치(110t) 내에 위치할 수 있다. 상기 필드 트랜치(110t)는 상기 필드 절연체(110)에 의해 채워질 수 있다. 상기 필드 절연체(110)의 상부면의 레벨은 상기 반도체 기판(100)의 상부면의 레벨과 동일할 수 있다.
상기 필드 절연체(110)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 필드 절연체(110)는 실리콘 산화물을 포함할 수 있다.
상기 게이트 구조체들(200) 각각은 DRAM의 워드 라인으로 기능할 수 있다. 상기 게이트 구조체들(200) 각각은 X축 방향으로 연장될 수 있다. 상기 게이트 구조체들(200) 각각은 인접한 게이트 구조체(200)와 Y축 방향으로 이격될 수 있다.
상기 게이트 구조체들(200)은 상기 반도체 기판(100) 내에 위치할 수 있다. 상기 게이트 구조체들(200)의 최고 레벨은 상기 반도체 기판(100)의 상부면의 레벨과 동일할 수 있다. 상기 게이트 구조체들(200) 각각은 상기 반도체 기판(100)의 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 가로지를 수 있다. 상기 게이트 구조체들(200)의 최저 레벨은 상기 불순물 영역(100p)의 최저 레벨보다 낮을 수 있다. 상기 게이트 구조체들(200)의 최저 레벨은 상기 필드 트랜치(110t)의 최저 레벨보다 높을 수 있다.
상기 게이트 구조체들(200) 각각은 게이트 절연막(210), 게이트 전극(220) 및 게이트 캡핑막(230)을 포함할 수 있다.
상기 게이트 절연막(210)은 상기 반도체 기판(100)의 상기 활성 영역(ACT) 상에 위치할 수 있다. 상기 게이트 절연막(210)은 상기 활성 영역(ACT)의 표면과 직접 접촉할 수 있다.
상기 게이트 절연막(210)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(210)은 산화된 실리콘을 포함할 수 있다.
상기 게이트 전극(220)은 상기 게이트 절연막(210) 상에 위치할 수 있다. 상기 게이트 전극(220)은 상기 X축 방향으로 연장될 수 있다. 상기 게이트 전극(220)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 가로지를 수 있다. 상기 게이트 절연막(210)은 상기 활성 영역(ACT)과 상기 게이트 전극(220) 사이에 위치할 수 있다. 상기 게이트 전극(220)의 최고 레벨은 상기 반도체 기판(100)의 상부면의 레벨보다 낮을 수 있다.
상기 게이트 전극(220)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(220)은 다결정 실리콘을 포함할 수 있다.
상기 게이트 캡핑막(230)은 상기 게이트 전극(220) 상에 위치할 수 있다. 상기 게이트 캡핑막(230)은 상기 X축 방향으로 연장될 수 있다. 상기 게이트 캡핑막(230)의 최고 레벨은 상기 반도체 기판(100)의 상부면의 레벨과 동일할 수 있다.
상기 게이트 캡핑막(230)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 캡핑막(230)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 구조체들(300) 각각은 DRAM의 비트 라인으로 기능할 수 있다. 상기 비트 라인 구조체들(300) 각각은 상기 Y축 방향으로 연장될 수 있다. 상기 비트 라인 구조체들(300) 각각은 인접한 비트 라인 구조체(300)와 상기 X축 방향으로 이격될 수 있다.
상기 비트 라인 구조체들(300)은 상기 반도체 기판(100) 상에 위치할 수 있다. 상기 비트 라인 구조체들(300)의 하부면의 레벨은 상기 반도체 기판(100)의 상부면의 레벨과 동일할 수 있다. 상기 비트 라인 구조체들(300) 각각은 상기 게이트 구조체들(200)과 교차할 수 있다. 상기 비트 라인 구조체들(300) 각각은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)과 교차할 수 있다.
상기 비트 라인 구조체들(300) 각각은 하부 배리어 패턴(310), 상부 배리어 패턴(320), 하부 비트 라인 전극(330), DC 플러그(340), 중간 비트 라인 패턴(350), 상부 비트 라인 전극(360) 및 비트 라인 캡핑 패턴(370)을 포함할 수 있다.
상기 하부 배리어 패턴(310)은 상기 반도체 기판(100)의 상부면에 가까이 위치할 수 있다. 상기 하부 배리어 패턴(310)은 상기 Y축 방향으로 연장될 수 있다. 상기 하부 배리어 패턴(310)은 상기 반도체 기판(100)의 상부면과 직접 접촉할 수 있다. 상기 하부 배리어 패턴(310)은 상기 게이트 캡핑막(230)과 직접 접촉할 수 있다.
상기 하부 배리어 패턴(310)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 배리어 패턴(310)은 실리콘 산화물을 포함할 수 있다.
상기 상부 배리어 패턴(320)은 상기 하부 배리어 패턴(310) 상에 위치할 수 있다. 상기 상부 배리어 패턴(310)은 상기 Y축 방향으로 연장될 수 있다.
상기 상부 배리어 패턴(320)은 절연성 물질을 포함할 수 있다. 상기 상부 배리어 패턴(320)은 상기 하부 배리어 패턴(310)과 다른 물질을 포함할 수 있다. 상기 상부 배리어 패턴(320)의 식각율은 상기 하부 배리어 패턴(310)의 식각율과 다를 수 있다. 상기 상부 배리어 패턴(320)은 상기 하부 배리어 패턴(310)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 상부 배리어 패턴(320)은 실리콘 질화물을 포함할 수 있다.
상기 하부 비트 라인 전극(330)은 상기 상부 배리어 패턴(320) 상에 위치할 수 있다. 상기 하부 비트 라인 전극(330)은 상기 Y축 방향으로 연장될 수 있다.
상기 하부 비트 라인 전극(330)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 비트 라인 전극(330)은 다결정 실리콘을 포함할 수 있다.
상기 DC 플러그(340)는 상기 활성 영역(ACT) 상에 위치할 수 있다. 상기 DC 플러그(340)는 상기 불순물 영역(100p)의 상부면과 직접 접촉할 수 있다. 상기 DC 플러그(340)는 상기 하부 배리어 패턴(310), 상기 상부 배리어 패턴(320) 및 상기 하부 비트 라인 전극(330)을 관통할 수 있다.
상기 DC 플러그(340)의 상부면의 레벨은 상기 하부 비트 라인 전극(330)의 상부면의 레벨과 동일할 수 있다. 상기 DC 플러그(340)의 측면은 상기 하부 비트 라인 전극(330)과 직접 접촉할 수 있다. 상기 DC 플러그(340)의 하부면의 레벨은 상기 반도체 기판(100)의 상부면의 레벨보다 낮을 수 있다.
상기 DC 플러그(340)는 도전성 물질을 포함할 수 있다. 상기 DC 플러그(340)는 상기 하부 비트 라인 전극(330)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 DC 플러그(340)는 다결정 실리콘을 포함할 수 있다.
상기 중간 비트 라인 패턴(350)은 상기 하부 비트 라인 전극(330) 상에 위치할 수 있다. 상기 중간 비트 라인 패턴(350)은 상기 DC 플러그(340) 상에 위치할 수 있다. 상기 중간 비트 라인 패턴(350)은 상기 Y축 방향으로 연장될 수 있다.
상기 중간 비트 라인 패턴(350)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 중간 비트 라인 패턴(350)은 금속 실리사이드를 포함할 수 있다.
상기 상부 비트 라인 전극(360)은 상기 중간 비트 라인 패턴(350) 상에 위치할 수 있다. 상기 상부 비트 라인 전극(360)은 상기 Y축 방향으로 연장될 수 있다.
상기 상부 비트 라인 전극(360)은 도전성 물질을 포함할 수 있다. 상기 상부 비트 라인 전극(360)의 전도도는 상기 하부 비트 라인 전극(330)의 전도도보다 클 수 있다. 예를 들어, 상기 상부 비트 라인 전극(360)은 텅스텐과 같은 금속을 포함할 수 있다.
상기 비트 라인 캡핑 패턴(370)은 상기 상부 비트 라인 전극(360) 상에 위치할 수 있다. 상기 비트 라인 캡핑 패턴(370)은 상기 Y축 방향으로 연장될 수 있다.
상기 비트 라인 캡핑 패턴(370)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 비트 라인 캡핑 패턴(370)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 구조체들(300)은 제 1 비트 라인 구조체들(301)과 제 2 비트 라인 구조체(302)로 구성될 수 있다. 본 발명의 실시 예에 따른 반도체 소자에서는 다수의 제 1 비트 라인 구조체들(301)과 하나의 제 2 비트 라인 구조체(302)가 상기 비트 라인 구조체들(300)을 구성하는 것으로 설명된다. 그러나, 상기 비트 라인 구조체들(300)은 다수의 제 1 비트 라인 구조체들(301)과 다수의 제 2 비트 라인 구조체들(302)로 구성될 수 있다.
상기 제 1 비트 라인 구조체들(301) 각각의 상단부의 측면들은 해당 제 1 비트 라인 구조체들(301)의 하단부의 측면들과 수직 정렬될 수 있다. 예를 들어, 상기 제 1 비트 라인 구조체들(301) 각각의 비트 라인 캡핑 패턴(370)의 측면들은 해당 제 1 비트 라인 구조체(301)의 하부 비트 라인 전극(310)의 측면들과 수직 정렬될 수 있다.
상기 제 2 비트 라인 구조체(302)는 상기 제 1 비트 라인 구조체들(301) 사이에 위치할 수 있다. 상기 제 2 비트 라인 구조체(302)는 제 1 부분(P1)과 제 2 부분(P2)을 포함할 수 있다.
상기 제 1 부분(P1)은 상기 제 2 비트 라인 구조체(302)의 상단부의 측면들이 상기 제 2 비트 라인 구조체(302)의 하단부의 측면들과 수직 정렬되는 영역일 수 있다. 예를 들어, 상기 제 1 부분(P1)에서 상기 제 2 비트 라인 구조체(302)의 상기 비트 라인 캡핑 패턴(370)의 측면들은 상기 제 2 비트 라인 구조체(302)의 상기 하부 비트 라인 전극(310)의 측면들과 수직 정렬될 수 있다.
상기 제 2 부분(P2)은 상기 제 2 비트 라인 구조체(302)의 상단부가 인접한 제 1 비트 라인 구조체(301) 방향으로 휘어진 영역일 수 있다. 예를 들어, 상기 제 2 부분(P2)에서 상기 제 2 비트 라인 구조체(302)의 상기 비트 라인 캡핑 패턴(370)은 인접한 제 1 비트 라인 구조체(301) 방향으로 휘어질 수 있다.
상기 제 2 비트 라인 구조체(302)는 제 1 측면(S1) 및 제 2 측면(S2)을 포함할 수 있다. 상기 제 2 측면(S2)은 상기 제 1 측면(S1)과 대향할 수 있다. 예를 들어, 상기 제 2 부분(P2)에서 상기 제 2 비트 라인 구조체(302)의 상기 비트 라인 캡핑 패턴(370)은 상기 제 1 측면(S1)과 마주보는 제 1 비트 라인 구조체(301) 방향으로 휘어질 수 있다.
상기 비트 라인 스페이서들(400)은 상기 비트 라인 구조체들(300)의 측면들 상에 위치할 수 있다. 상기 비트 라인 스페이서들(400)은 상기 비트 라인 구조체들(300)의 측면들을 따라 연장될 수 있다. 상기 비트 라인 스페이서들(400) 각각은 상기 Y축 방향으로 연장될 수 있다.
상기 비트 라인 스페이서들(400)은 절연성 물질을 포함할 수 있다. 상기 비트 라인 스페이서들(400)을 형성하는 물질은 상기 비트 라인 캡핑 패턴(370)을 형성하는 물질과 동일할 수 있다. 예를 들어, 상기 비트 라인 스페이서들(400)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 스페이서들(400)은 제 1 비트 라인 스페이서들(401)과 제 2 비트 라인 스페이서들(402)로 구성될 수 있다. 상기 제 1 비트 라인 스페이서들(401)은 상기 제 1 비트 라인 구조체들(301)의 측면들 상에 위치할 수 있다. 상기 제 2 비트 라인 스페이서들(402)은 상기 제 2 비트 라인 구조체(302)의 측면들 상에 위치할 수 있다.
상기 제 2 비트 라인 스페이서들(402)은 제 1 측면 스페이서(402a)과 제 2 측면 스페이서(402b)로 구성될 수 있다. 상기 제 1 측면 스페이서(402a)는 상기 제 2 비트 라인 구조체(302)의 상기 제 1 측면(S1) 상에 위치할 수 있다. 상기 제 2 측면 스페이서(402b)는 상기 제 2 비트 라인 구조체(302)의 상기 제 2 측면(S2) 상에 위치할 수 있다.
상기 제 1 부분(P1)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)의 프로파일은 상기 제 1 부분(P1)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)의 프로파일과 대칭될 수 있다.
상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)의 상단부는 인접한 제 1 비트 라인 구조체(301) 방향으로 휘어질 수 있다. 상기 제 2 부분(P2)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)의 상단부는 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)의 상단부와 동일한 방향으로 휘어질 수 있다. 예를 들어, 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)의 상단부 및 상기 제 2 부분(P2)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)의 상단부는 상기 제 1 측면(S1)과 마주보는 제 1 비트 라인 구조체(301) 방향으로 휘어질 수 있다.
상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)의 상단부의 프로파일은 상기 제 1 부분(P1)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)의 상단부의 프로파일과 다를 수 있다. 상기 제 2 부분(P2)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)의 상단부의 프로파일은 상기 제 1 부분(P1)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)의 상단부의 프로파일과 다를 수 있다.
상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)의 프로파일은 상기 제 2 부분(P2)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)의 프로파일과 대칭되지 않을 수 있다. 예를 들어, 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)의 상단부의 프로파일은 상기 제 2 부분(P2)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)의 상단부의 프로파일과 비대칭일 수 있다. 예를 들어, 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)의 상단부의 상기 X축 방향 길이는 상기 제 2 부분(P2)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)의 상단부의 상기 X축 방향 길이보다 클 수 있다.
상기 제 1 플러그 분리 패턴들(510)은 상기 게이트 구조체들(200) 상에 위치할 수 있다. 상기 제 1 플러그 분리 패턴들(510) 각각은 상기 게이트 구조체들(200) 각각의 게이트 캡핑막(230)과 직접 접촉할 수 있다. 상기 제 1 플러그 분리 패턴들(510)의 최저 레벨은 상기 반도체 기판(100)의 상부면의 레벨과 동일할 수 있다. 상기 제 1 플러그 분리 패턴들(510)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨과 동일할 수 있다.
상기 제 1 플러그 분리 패턴들(510)은 상기 제 1 비트 라인 구조체들(301) 사이에 위치할 수 있다. 상기 제 1 플러그 분리 패턴들(510)은 상기 제 1 비트 라인 스페이서들(401) 사이에 위치할 수 있다. 상기 제 1 플러그 분리 패턴들(510)은 상기 제 1 비트 라인 스페이서들(401)과 직접 접촉할 수 있다.
상기 제 1 플러그 분리 패턴들(510)은 상기 제 1 부분(P1)의 상기 측면들(S1, S2) 상에 위치하는 상기 제 2 비트 라인 스페이서들(402)과 상기 제 1 비트 라인 스페이서들(401) 사이에 위치할 수 있다. 상기 제 1 플러그 분리 패턴들(510)은 상기 제 1 부분(P1)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)와 직접 접촉할 수 있다. 상기 제 1 플러그 분리 패턴들(510)은 상기 제 1 부분(P1)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)와 직접 접촉할 수 있다.
상기 제 1 플러그 분리 패턴들(510) 각각은 상기 X축 방향으로 연장될 수 있다. 상기 제 1 플러그 분리 패턴들(510) 각각의 상기 X축 방향으로 연장되는 측면들은 해당 제 1 플러그 분리 패턴(510)을 기준으로 대칭될 수 있다. 예를 들어, 상기 제 1 플러그 분리 패턴들(510) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 해당 제 1 플러그 분리 패턴(510)을 기준으로 볼록한 형상일 수 있다.
상기 제 1 플러그 분리 패턴들(510)은 절연성 물질을 포함할 수 있다. 상기 제 1 플러그 분리 패턴들(510)은 상기 비트 라인 스페이서들(400)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 플러그 분리 패턴들(510)은 실리콘 질화물을 포함할 수 있다.
상기 제 2 플러그 분리 패턴들(520)은 상기 게이트 구조체들(200) 상에 위치할 수 있다. 상기 제 2 플러그 분리 패턴들(520) 각각은 상기 게이트 구조체들(200) 각각의 게이트 캡핑막(230)과 직접 접촉할 수 있다. 상기 제 2 플러그 분리 패턴들(520)의 최저 레벨은 상기 반도체 기판(100)의 상부면의 레벨과 동일할 수 있다. 상기 제 2 플러그 분리 패턴들(520)의 최저 레벨은 상기 제 1 플러그 분리 패턴들(510)의 최저 레벨과 동일할 수 있다.
상기 제 2 플러그 분리 패턴들(520) 각각의 상기 Z축 방향 길이는 상기 제 1 플러그 분리 패턴들(510) 각각의 상기 Z축 방향 길이와 동일할 수 있다. 상기 제 2 플러그 분리 패턴들(520)의 최고 레벨은 상기 제 1 플러그 분리 패턴들(510)의 최고 레벨과 동일할 수 있다. 상기 제 2 플러그 분리 패턴들(520)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨과 동일할 수 있다.
상기 제 2 플러그 분리 패턴들(520)은 상기 제 2 비트 라인 구조체(302)의 상기 제 2 부분(P2)의 상기 제 1 측면(S1)과 상기 제 1 비트 라인 구조체(301) 사이에 위치할 수 있다. 상기 제 2 플러그 분리 패턴들(520)은 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)와 상기 제 1 측면 스페이서(402a)와 마주보는 상기 제 1 비트 라인 스페이서(401) 사이에 위치할 수 있다.
상기 제 2 플러그 분리 패턴들(520) 각각은 상기 제 1 비트 라인 스페이서(401)와 직접 접촉할 수 있다. 상기 제 2 플러그 분리 패턴들(520) 각각은 상기 제 1 측면 스페이서(402a)와 부분적으로 이격될 수 있다. 상기 제 2 플러그 분리 패턴들(520) 각각은 부분적으로 상기 제 1 측면 스페이서(402a)와 직접 접촉할 수 있다.
예를 들어, 상기 제 2 플러그 분리 패턴들(520) 각각의 상단부는 상기 제 1 측면 스페이서(402a)와 직접 접촉할 수 있다. 상기 제 2 플러그 분리 패턴들(520) 각각의 중단부는 상기 제 1 측면 스페이서(402a)와 이격될 수 있다. 상기 제 2 플러그 분리 패턴들(520) 각각의 하단부는 상기 제 1 측면 스페이서(402a)와 이격될 수 있다. 동일 레벨에서 상기 제 2 플러그 분리 패턴들(520)의 상기 X축 방향 길이는 상기 제 1 플러그 분리 패턴들(510)의 상기 X축 방향 길이보다 작을 수 있다.
상기 제 2 플러그 분리 패턴들(520) 각각은 상기 X축 방향으로 연장될 수 있다. 상기 제 2 플러그 분리 패턴들(520) 각각의 상기 X축 방향으로 연장되는 측면들은 해당 제 2 플러그 분리 패턴(520)을 기준으로 대칭될 수 있다. 예를 들어, 상기 제 2 플러그 분리 패턴들(520) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 해당 제 2 플러그 분리 패턴(520)을 기준으로 볼록한 형상일 수 있다.
상기 제 2 플러그 분리 패턴들(520) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 상기 제 1 플러그 분리 패턴들(510) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일과 다를 수 있다. 예를 들어, 상기 제 1 측면 스페이서(402a)와 이격되는 레벨에서 상기 제 2 플러그 분리 패턴들(520)의 상기 X축 방향으로 연장되는 측면들의 프로파일은 동일 레벨에서 상기 제 1 플러그 분리 패턴들(510)의 상기 X축 방향으로 연장되는 측면들의 프로파일과 다를 수 있다.
상기 제 2 플러그 분리 패턴들(520)은 절연성 물질을 포함할 수 있다. 상기 제 2 플러그 분리 패턴들(520)은 상기 제 1 플러그 분리 패턴들(510)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 플러그 분리 패턴들(520)은 실리콘 질화물을 포함할 수 있다.
상기 제 3 플러그 분리 패턴들(530)은 상기 게이트 구조체들(200) 상에 위치할 수 있다. 상기 제 3 플러그 분리 패턴들(530) 각각은 상기 게이트 구조체들(200) 각각의 게이트 캡핑막(230)과 직접 접촉할 수 있다. 상기 제 3 플러그 분리 패턴들(530)의 최저 레벨은 상기 반도체 기판(100)의 상부면의 레벨과 동일할 수 있다. 상기 제 3 플러그 분리 패턴들(530)의 최저 레벨은 상기 제 2 플러그 분리 패턴들(520)의 최저 레벨과 동일할 수 있다.
상기 제 3 플러그 분리 패턴들(530) 각각의 상기 Z축 방향 길이는 상기 제 2 플러그 분리 패턴들(520) 각각의 상기 Z축 방향 길이와 동일할 수 있다. 상기 제 3 플러그 분리 패턴들(530)의 최고 레벨은 상기 제 2 플러그 분리 패턴들(520)의 최고 레벨과 동일할 수 있다. 상기 제 3 플러그 분리 패턴들(530)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨과 동일할 수 있다.
상기 제 3 플러그 분리 패턴들(530)은 상기 제 2 비트 라인 구조체(302)의 상기 제 2 부분(P2)의 상기 제 2 측면(S2)과 상기 제 1 비트 라인 구조체(301) 사이에 위치할 수 있다. 상기 제 3 플러그 분리 패턴들(530)은 상기 제 2 부분(P2)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)와 상기 제 2 측면 스페이서(402b)와 마주보는 상기 제 2 비트 라인 스페이서(401) 사이에 위치할 수 있다.
상기 제 3 플러그 분리 패턴들(530) 각각은 상기 제 1 비트 라인 스페이서(401)와 직접 접촉할 수 있다. 상기 제 3 플러그 분리 패턴들(530) 각각은 상기 제 2 측면 스페이서(402b)와 직접 접촉할 수 있다.
상기 제 3 플러그 분리 패턴들(530) 각각은 상기 X축 방향으로 연장될 수 있다. 상기 제 3 플러그 분리 패턴들(530) 각각의 상기 X축 방향으로 연장되는 측면들은 해당 제 3 플러그 분리 패턴(530)을 기준으로 대칭될 수 있다. 예를 들어, 상기 제 3 플러그 분리 패턴들(530) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 해당 제 3 플러그 분리 패턴(530)을 기준으로 볼록한 형상일 수 있다.
상기 제 3 플러그 분리 패턴들(530)의 상부면에서 상기 X축 방향으로 연장되는 측면들의 프로파일은 상기 제 1 플러그 분리 패턴들(510)의 상부면에서 상기 X축 방향으로 연장되는 측면들의 프로파일과 다를 수 있다. 상기 제 3 플러그 분리 패턴들(530)의 하부면에서 상기 X축 방향으로 연장되는 측면들의 프로파일은 상기 제 1 플러그 분리 패턴들(510)의 상기 X축 방향으로 연장되는 측면들의 프로파일과 동일할 수 있다.
상기 제 3 플러그 분리 패턴들(530)은 절연성 물질을 포함할 수 있다. 상기 제 3 플러그 분리 패턴들(530)은 상기 제 2 플러그 분리 패턴들(520)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 플러그 분리 패턴들(530)은 실리콘 질화물을 포함할 수 있다.
상기 제 1 플러그 절연체들(610)은 상기 게이트 구조체들(200) 상에 위치할 수 있다. 상기 제 1 플러그 절연체들(610)은 상기 게이트 구조체들(200)과 이격될 수 있다. 상기 제 1 플러그 절연체들(610)의 최저 레벨은 상기 게이트 구조체들(200)의 최고 레벨보다 높을 수 있다. 상기 제 1 플러그 절연체들(610)의 최저 레벨은 상기 반도체 기판(100)의 상부면의 레벨보다 높을 수 있다.
상기 제 1 플러그 절연체들(610)은 상기 제 2 비트 라인 구조체(302)와 상기 제 2 플러그 분리 패턴들(520) 사이에 위치할 수 있다. 상기 제 1 플러그 절연체들(610) 각각은 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)와 상기 제 2 플러그 분리 패턴들(520) 중 하나 사이에 위치할 수 있다. 상기 제 1 플러그 절연체들(610)의 최고 레벨은 상기 제 2 플러그 분리 패턴들(520)의 최고 레벨보다 낮을 수 있다. 상기 제 1 플러그 절연체들(610)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨보다 낮을 수 있다.
상기 제 1 플러그 절연체들(610)은 상기 제 1 측면 스페이서(402a)와 이격될 수 있다. 상기 제 1 플러그 절연체들(610) 각각은 해당 제 2 플러그 분리 패턴(520)과 이격될 수 있다. 인접한 제 2 플러그 분리 패턴(520)과 제 1 플러그 절연체(610) 사이의 상기 X축 방향 거리는 상기 제 1 측면 스페이서(402a)와 상기 제 1 플러그 절연체들(610) 사이의 상기 X축 방향 거리와 동일할 수 있다. 상기 제 1 플러그 절연체들(610)과 상기 제 1 측면 스페이서(402a) 사이의 상기 X축 방향 거리는 상기 제 1 플러그 절연체들(610)과 상기 반도체 기판(100)의 상부면 사이의 상기 Z축 방향 거리와 동일할 수 있다.
상기 제 1 플러그 절연체들(610)의 상단부의 상기 X축 방향 길이는 상기 제 1 플러그 절연체들(610)의 하단부의 상기 X축 방향 길이보다 작을 수 있다. 상기 제 1 플러그 절연체들(610) 각각의 상기 Y축 방향 길이는 상기 제 2 비트 라인 구조체(302)에 가까이 갈수록 증가할 수 있다. 상기 제 1 플러그 절연체들(610) 각각의 상기 Y축 방향 길이는 해당 제 2 플러그 분리 패턴(520)에 가까이 갈수록 감소할 수 있다.
상기 제 1 플러그 절연체들(610) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 해당 제 1 플러그 절연체(610)를 기준으로 대칭될 수 있다. 상기 제 1 플러그 절연체들(610)의 상기 X축 방향으로 연장되는 측면들의 프로파일은 동일 레벨에서 상기 제 2 플러그 분리 패턴들(520)의 상기 X축 방향으로 연장되는 측면들의 프로파일과 다를 수 있다. 예를 들어, 상기 제 2 비트 라인 구조체(302)의 상기 상부 비트 라인 전극(370)의 하부면의 레벨에서 상기 제 1 플러그 절연체들(610) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 해당 제 1 플러그 절연체(610)를 기준으로 오목할 수 있다.
상기 제 1 플러그 절연체들(610)은 절연성 물질을 포함할 수 있다. 상기 제 1 플러그 절연체들(610)은 상기 제 2 플러그 분리 패턴들(520)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 플러그 절연체들(610)은 실리콘 질화물을 포함할 수 있다.
상기 제 2 플러그 절연체들(620)은 상기 게이트 구조체들(200) 상에 위치할 수 있다. 상기 제 2 플러그 절연체들(620) 각각은 상기 게이트 구조체들(200) 각각의 게이트 캡핑막(230)과 직접 접촉할 수 있다. 상기 제 2 플러그 절연체들(620)의 최저 레벨은 상기 반도체 기판(100)의 상부면의 레벨과 동일할 수 있다. 상기 제 2 플러그 절연체들(620)의 최저 레벨은 상기 게이트 구조체들(200)의 상부면의 레벨과 동일할 수 있다.
상기 제 2 플러그 절연체들(620)은 상기 제 1 플러그 절연체(610)와 직접 접촉할 수 있다. 상기 제 2 플러그 절연체들(620)은 상기 게이트 구조체들(200)과 상기 제 1 플러그 절연체들(610) 사이에 위치할 수 있다. 상기 게이트 구조체들(200)과 상기 제 1 플러그 절연체들(610) 사이의 공간은 상기 제 2 플러그 절연체들(620)에 의해 채워질 수 있다.
상기 제 2 플러그 절연체들(620)은 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)와 상기 제 1 플러그 절연체들(610) 사이에 위치할 수 있다. 상기 제 2 플러그 절연체들(620) 각각은 상기 제 1 측면 스페이서(402a)와 직접 접촉할 수 있다. 상기 제 1 측면 스페이서(402a)의 상기 제 2 플러그 분리 패턴들(520)과 마주보는 측면들은 상기 제 2 플러그 절연체들(620)에 의해 덮힐 수 있다. 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)와 상기 제 1 플러그 절연체들(610) 사이의 공간은 상기 제 2 플러그 절연체들(620)에 의해 채워질 수 있다.
상기 제 2 플러그 절연체들(620)은 상기 제 2 플러그 분리 패턴들(520)과 상기 제 1 플러그 절연체들(610) 사이에 위치할 수 있다. 상기 제 2 플러그 절연체들(620)은 상기 제 2 플러그 분리 패턴들(520)과 직접 접촉할 수 있다. 상기 제 2 플러그 분리 패턴들(520)의 상기 제 2 부분(P2)의 상기 제 1 측면(S1)과 마주보는 측면들은 상기 제 2 플러그 절연체들(620)에 의해 덮힐 수 있다. 인접한 제 2 플러그 분리 패턴(520)과 제 1 플러그 절연체(610) 사이의 공간들은 상기 제 2 플러그 절연체들(620)에 의해 채워질 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)와 상기 제 2 플러그 분리 패턴들(520) 사이의 공간들에 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620)가 위치할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자에서는 제 2 비트 라인 구조체(302)의 휘어진 상단부에 의해 형성된 공간들이 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620)에 의해 채워질 수 있다.
상기 제 2 플러그 절연체들(620)의 최고 레벨은 상기 제 1 플러그 절연체들(610)의 최고 레벨보다 높을 수 있다. 상기 제 2 플러그 절연체들(620)의 최고 레벨은 상기 제 2 플러그 분리 패턴들(520)의 최고 레벨보다 낮을 수 있다. 상기 제 2 플러그 절연체들(620)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨보다 낮을 수 있다.
상기 제 2 플러그 절연체들(620) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 해당 제 2 플러그 절연체(620)를 기준으로 대칭될 수 있다. 예를 들어, 상기 제 2 플러그 절연체들(620) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 해당 제 2 플러그 절연체(620)를 기준으로 오목한 형상일 수 있다. 상기 제 2 플러그 절연체들(620)의 상기 X축 방향으로 연장되는 측면들의 프로파일은 동일 레벨에서 상기 제 2 플러그 분리 패턴들(520)의 상기 X축 방향으로 연장되는 측면들의 프로파일과 다를 수 있다.
상기 제 2 플러그 절연체들(620)은 절연성 물질을 포함할 수 있다. 상기 제 2 플러그 절연체들(620)의 식각율은 상기 제 1 플러그 절연체들(610)의 식각율과 다를 수 있다. 상기 제 2 플러그 절연체들(620)은 상기 제 1 플러그 절연체들(610)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 제 2 플러그 절연체들(620)은 실리콘 산화물을 포함할 수 있다.
상기 스토리지 컨택 플러그들(700)은 상기 반도체 기판(100) 상에 위치할 수 있다. 상기 스토리지 컨택 플러그들(700)은 상기 비트 라인 구조체들(300) 사이에 위치할 수 있다. 상기 스토리지 컨택 플러그들(700)은 상기 비트 라인 스페이서들(400) 사이에 위치할 수 있다. 상기 스토리지 컨택 플러그들(700)은 상기 제 1 플러그 분리 패턴들(510), 상기 제 2 플러그 분리 패턴들(520), 상기 제 3 플러그 분리 패턴들(530), 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620) 사이에 위치할 수 있다. 상기 스토리지 컨택 플러그들(700)은 상기 비트 라인 스페이서들(400), 상기 제 1 플러그 분리 패턴들(510), 상기 제 2 플러그 분리 패턴들(520), 상기 제 3 플러그 분리 패턴들(530), 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620)에 의해 둘러싸일 수 있다.
상기 스토리지 컨택 플러그들(700)은 상기 비트 라인 스페이서들(400)들과 직접 접촉할 수 있다. 상기 스토리지 컨택 플러그들(700)은 상기 제 1 플러그 분리 패턴들(510), 상기 제 2 플러그 분리 패턴들(520) 및 상기 제 3 플러그 분리 패턴들(530)과 직접 접촉할 수 있다. 상기 스토리지 컨택 플러그들(700)은 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620)과 직접 접촉할 수 있다. 상기 스토리지 컨택 플러그들(700)의 위치는 상기 비트 라인 스페이서들(400), 상기 제 1 플러그 분리 패턴들(510), 상기 제 2 플러그 분리 패턴들(520), 상기 제 3 플러그 분리 패턴들(530), 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620)에 의해 정의될 수 있다.
상기 스토리지 컨택 플러그들(700) 각각은 하부 컨택 플러그(710)와 상부 컨택 플러그(720)로 구성될 수 있다.
상기 하부 컨택 플러그(710)은 상기 반도체 기판(100)의 상부면에 가까이 위치할 수 있다. 상기 하부 컨택 플러그(710)은 상기 반도체 기판(100)의 상기 활성 영역(ACT)과 직접 접촉할 수 있다. 상기 하부 컨택 플러그(710)의 최저 레벨은 상기 반도체 기판(100)의 상부면의 레벨과 동일할 수 있다.
상기 하부 컨택 플러그(710)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨보다 낮을 수 있다. 예를 들어, 상기 하부 컨택 플러그(710)의 최고 레벨은 상기 상부 비트 라인 전극(360)의 최고 레벨보다 낮을 수 있다. 상기 하부 컨택 플러그(710)의 최고 레벨은 상기 상부 비트 라인 전극(360)의 최저 레벨보다 높을 수 있다.
상기 하부 컨택 플러그(710)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 컨택 플러그(710)은 다결정 실리콘을 포함할 수 있다.
상기 상부 컨택 플러그(720)은 상기 하부 컨택 플러그(710) 상에 위치할 수 있다. 상기 상부 컨택 플러그(720)의 최고 레벨은 상기 제 1 플러그 분리 패턴들(510)의 최고 레벨과 동일할 수 있다. 상기 상부 컨택 플러그(720)의 최고 레벨은 상기 제 2 플러그 분리 패턴들(520)의 최고 레벨과 동일할 수 있다. 상기 상부 컨택 플러그(720)의 최고 레벨은 상기 제 3 플러그 분리 패턴들(530)의 최고 레벨과 동일할 수 있다. 상기 상부 컨택 플러그(720)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨과 동일할 수 있다.
상기 상부 컨택 플러그(720)은 도전성 물질을 포함할 수 있다. 상기 상부 컨택 플러그(720)의 식각율은 상기 하부 컨택 플러그(710)의 식각율과 다를 수 있다. 상기 상부 컨택 플러그(720)의 전도도는 상기 하부 컨택 플러그(710)의 전도도보다 높을 수 있다. 예를 들어, 상기 상부 컨택 플러그(720)은 텅스텐과 같은 금속을 포함할 수 있다.
도 3a 및 3b는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 단면도들이다. 도 3c는 도 3a 및 3b의 IV-IV'선을 따라 절단한 평면도이다.
도 3a 내지 3c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판(100), 게이트 구조체들(200), 비트 라인 구조체들(300), 비트 라인 스페이서들(400), 제 1 플러그 분리 패턴들(510), 제 2 플러그 분리 패턴들(520), 제 3 플러그 분리 패턴들(530), 플러그 절연체들(600), 스토리지 컨택 플러그들(700) 및 층간 절연 패턴들(800)을 포함할 수 있다.
상기 반도체 기판(100)은 활성 영역(ACT) 및 필드 영역(FLD)을 포함할 수 있다. 상기 활성 영역(ACT)은 불순물 영역(100p)을 포함할 수 있다. 상기 필드 영역(FLD)은 필드 트랜치(110t) 및 필드 절연체(110)를 포함할 수 있다.
상기 게이트 구조체들(200) 각각은 게이트 절연막(210), 게이트 전극(220) 및 게이트 캡핑막(230)을 포함할 수 있다. 상기 비트 라인 구조체들(300) 각각은 하부 배리어 패턴(310), 상부 배리어 패턴(320), 하부 비트 라인 전극(330), DC 플러그(340), 중간 비트 라인 패턴(350), 상부 비트 라인 전극(360) 및 비트 라인 캡핑 패턴(370)을 포함할 수 있다.
상기 비트 라인 구조체들(300)은 제 1 비트 라인 구조체들(301)과 제 2 비트 라인 구조체(302)로 구성될 수 있다. 상기 제 2 비트 라인 구조체(302)는 제 1 부분(P1)과 제 2 부분(P2)으로 구성될 수 있다. 상기 제 2 비트 라인 구조체(302)는 제 1 측면(S1) 및 제 2 측면(S2)을 포함할 수 있다. 예를 들어, 상기 제 2 비트 라인 구조체(302)의 상기 제 2 부분(P2)의 상단부는 상기 제 1 측면(S1)과 마주보는 제 1 비트 라인 구조체(301) 방향으로 휘어질 수 있다.
상기 비트 라인 스페이서들(400)은 제 1 비트 라인 스페이서들(401)과 제 2 비트 라인 스페이서들(402)로 구성될 수 있다. 상기 제 2 비트 라인 스페이서들(402)은 제 1 측면 스페이서(402a) 및 제 2 측면 스페이서(402b)로 구성될 수 있다.
상기 플러그 절연체들(600)은 상기 게이트 구조체들(200) 상에 위치할 수 있다. 상기 플러그 절연체들(600)은 상기 게이트 구조체들(200)과 이격될 수 있다. 상기 플러그 절연체들(600)의 최저 레벨은 상기 게이트 구조체들(200)의 최고 레벨보다 높을 수 있다. 상기 플러그 절연체들(600)의 최저 레벨은 상기 반도체 기판(100)의 상부면의 레벨보다 높을 수 있다.
상기 플러그 절연체들(600)과 상기 게이트 구조체들(200) 사이의 공간들은 비어있을 수 있다. 상기 플러그 절연체들(600)과 상기 게이트 구조체들(200) 사이에는 에어 갭(air-gap, Ag)이 위치할 수 있다.
상기 플러그 절연체들(600) 각각은 상기 제 2 부분(P2)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)와 상기 제 2 플러그 분리 패턴들(520) 중 하나 사이에 위치할 수 있다. 상기 플러그 절연체들(600)의 최고 레벨은 상기 제 2 플러그 분리 패턴들(520)의 최고 레벨보다 낮을 수 있다. 상기 플러그 절연체들(600)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨보다 낮을 수 있다.
상기 플러그 절연체들(600)은 상기 제 1 측면 스페이서(402a)와 이격될 수 있다. 상기 제 1 측면 스페이서(402a)와 상기 플러그 절연체들(600) 사이의 상기 X축 방향 거리는 상기 게이트 구조체들(200)와 상기 플러그 절연체들(600) 사이의 상기 Z축 방향 거리와 동일할 수 있다.
상기 제 1 측면 스페이서(402a)와 상기 플러그 절연체들(600) 사이의 공간들은 비어있을 수 있다. 상기 제 1 측면 스페이서(402a)와 상기 플러그 절연체들(600) 사이에는 에어 갭(Ag)이 위치할 수 있다. 상기 제 1 측면 스페이서(402a)와 상기 플러그 절연체들(600) 사이에 위치하는 에어 갭(Ag)은 상기 플러그 절연체들(600)과 상기 게이트 구조체들(200) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다.
상기 플러그 절연체들(600)은 상기 제 2 플러그 분리 패턴들(520)과 이격될 수 있다. 인접한 제 2 플러그 분리 패턴(520)과 플러그 절연체(600) 사이의 상기 X축 방향 거리는 상기 제 1 측면 스페이서(402a)와 상기 플러그 절연체들(600) 사이의 상기 X축 방향 거리와 동일할 수 있다.
상기 제 2 플러그 분리 패턴들(520)과 상기 플러그 절연체들(600) 사이의 공간들은 비어있을 수 있다. 상기 제 2 플러그 분리 패턴들(520)과 상기 플러그 절연체들(600) 사이에는 에어 갭(Ag)이 위치할 수 있다. 상기 제 2 플러그 분리 패턴들(520)과 상기 플러그 절연체들(600) 사이에 위치하는 에어 갭(Ag)은 상기 제 1 측면 스페이서(402a)와 상기 플러그 절연체들(600) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다. 상기 플러그 절연체들(600) 각각의 상기 X축 방향의 측면들은 에어 갭(Ag)에 의해 둘러싸일 수 있다.
상기 플러그 절연체들(600) 각각의 Y축 방향 길이는 상기 제 2 비트 라인 구조체(302)로부터 해당 제 2 플러그 분리 패턴(520) 방향으로 갈수록 감소할 수 있다. 상기 플러그 절연체들(600)의 상단부의 상기 X축 방향 길이는 상기 플러그 절연체들(600)의 하단부의 상기 X축 방향 길이보다 작을 수 있다.
상기 플러그 절연체들(600) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 해당 플러그 절연체(600)를 기준으로 대칭될 수 있다. 상기 플러그 절연체들(600)의 상기 X축 방향으로 연장되는 측면들의 프로파일은 동일 레벨에서 상기 제 2 플러그 분리 패턴들(520)의 상기 X축 방향으로 연장되는 측면들의 프로파일과 다를 수 있다. 예를 들어, 상기 플러그 절연체들(600) 각각의 상기 X축 방향으로 연장되는 측면들의 프로파일은 해당 플러그 절연체(600)를 기준으로 오목할 수 있다.
상기 스토리지 컨택 플러그들(700)은 상기 반도체 기판(100) 상에 위치할 수 있다. 상기 비트 라인 스페이서들(400), 상기 제 1 플러그 분리 패턴들(510), 상기 제 2 플러그 분리 패턴들(520), 상기 제 3 플러그 분리 패턴들(530) 및 상기 플러그 절연체들(600)은 상기 스토리지 컨택 플러그들(700)을 둘러쌀 수 있다.
상기 스토리지 컨택 플러그들(700)은 상기 비트 라인 스페이서들(400)과 이격될 수 있다. 상기 비트 라인 스페이서들(400)과 상기 스토리지 컨택 플러그들(700) 사이의 상기 X축 방향 거리는 상기 제 1 측면 스페이서(402a)와 상기 플러그 절연체들(600) 사이의 상기 X축 방향 거리와 동일할 수 있다. 상기 스토리지 컨택 플러그들(700)의 상기 제 1 측면 스페이서(402a)와 마주보는 측면은 상기 플러그 절연체들(600)의 상기 제 1 측면 스페이서(402a)와 마주보는 측면과 수평 정렬될 수 있다.
상기 비트 라인 스페이서들(400)과 상기 스토리지 컨택 플러그들(700) 사이의 공간들은 비어있을 수 있다. 상기 비트 라인 스페이서들(400)과 상기 스토리지 컨택 플러그들(700) 사이에는 에어 갭(Ag)이 위치할 수 있다. 상기 제 1 측면 스페이서(402a)와 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)은 상기 제 1 측면 스페이서(402a)와 상기 플러그 절연체들(600) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다.
상기 스토리지 컨택 플러그들(700)은 상기 제 1 플러그 분리 패턴들(510)과 이격될 수 있다. 상기 제 1 플러그 분리 패턴들(510)과 상기 스토리지 컨택 플러그들(700) 사이의 상기 Y축 방향 거리는 상기 비트 라인 스페이서들(400)과 상기 스토리지 컨택 플러그들(700) 사이의 상기 X축 방향 거리와 동일할 수 있다.
상기 제 1 플러그 분리 패턴들(510)과 상기 스토리지 컨택 플러그들(700) 사이의 공간들은 비어있을 수 있다. 상기 제 1 플러그 분리 패턴들(510)과 상기 스토리지 컨택 플러그들(700) 사이에는 에어 갭(Ag)이 위치할 수 있다.
상기 제 1 플러그 분리 패턴들(510)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)은 상기 제 1 비트 라인 스페이서들(401)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다. 상기 제 1 플러그 분리 패턴들(510)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)은 상기 제 1 측면 스페이서(402a)와 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다. 상기 제 1 플러그 분리 패턴들(510)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)은 상기 제 2 측면 스페이서(402b)와 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다.
상기 스토리지 컨택 플러그들(700)은 상기 제 2 플러그 분리 패턴들(520)과 이격될 수 있다. 상기 제 2 플러그 분리 패턴들(520)과 상기 스토리지 컨택 플러그들(700) 사이의 상기 Y축 방향 거리는 상기 제 1 플러그 분리 패턴들(510)과 상기 스토리지 컨택 플러그들(700) 사이의 상기 Y축 방향 거리와 동일할 수 있다.
상기 제 2 플러그 분리 패턴들(520)과 상기 스토리지 컨택 플러그들(700) 사이의 공간들은 비어있을 수 있다. 상기 제 2 플러그 분리 패턴들(520)과 상기 스토리지 컨택 플러그들(700) 사이에는 에어 갭(Ag)이 위치할 수 있다.
상기 제 2 플러그 분리 패턴들(520)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)은 상기 제 2 플러그 분리 패턴들(520)과 상기 플러그 절연체들(600) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다. 상기 제 2 플러그 분리 패턴들(520)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)은 상기 제 1 비트 라인 스페이서들(401)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다.
상기 스토리지 컨택 플러그들(700)은 상기 제 3 플러그 분리 패턴들(530)과 이격될 수 있다. 상기 제 3 플러그 분리 패턴들(530)과 상기 스토리지 컨택 플러그들(700) 사이의 상기 Y축 방향 거리는 상기 제 1 플러그 분리 패턴(510)과 상기 스토리지 컨택 플러그들(700) 사이의 상기 Y축 방향 거리와 동일할 수 있다.
상기 제 3 플러그 분리 패턴들(530)과 상기 스토리지 컨택 플러그들(700) 사이의 공간들은 비어있을 수 있다. 상기 제 3 플러그 분리 패턴들(530)과 상기 스토리지 컨택 플러그들(700) 사이에는 에어 갭(Ag)이 위치할 수 있다. 상기 제 3 플러그 분리 패턴들(530)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)은 상기 제 1 비트 라인 스페이서들(401)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다. 상기 제 3 플러그 분리 패턴들(530)과 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)은 상기 제 2 측면 스페이서(402b)와 상기 스토리지 컨택 플러그들(700) 사이에 위치하는 에어 갭(Ag)과 연결될 수 있다.
상기 스토리지 컨택 플러그들(700)은 상기 플러그 절연체들(600)과 직접 접촉할 수 있다. 상기 플러그 절연체들(600)의 상기 X축 방향으로 연장되는 측면들 각각은 상기 스토리지 컨택 플러그들(700)과 직접 접촉할 수 있다.
상기 스토리지 컨택 플러그들(700) 각각은 하부 컨택 플러그(710) 및 상부 플러그 도전 패턴(730)을 포함할 수 있다.
상기 하부 컨택 플러그(710)은 상기 반도체 기판(100)의 상부면에 가까이 위치할 수 있다. 예를 들어, 상기 하부 컨택 플러그(710)의 최고 레벨은 상기 상부 비트 라인 전극(360)의 최고 레벨보다 낮을 수 있다.
상기 상부 플러그 도전 패턴(730)은 상기 하부 컨택 플러그(710) 상에 위치할 수 있다. 상기 상부 플러그 도전 패턴(730)의 최고 레벨은 상기 비트 라인 캡핑 패턴(370)의 최고 레벨보다 높을 수 있다. 예를 들어, 상기 비트 라인 캡핑 패턴(370)의 상부면은 상기 상부 플러그 도전 패턴(730)에 의해 부분적으로 덮힐 수 있다.
상기 상부 플러그 도전 패턴(730)은 상기 비트 라인 구조체들(300) 각각의 일측 측면을 따라 연장될 수 있다. 예를 들어, 상기 상부 플러그 도전 패턴(730)은 상기 비트 라인 구조체들(300) 각각의 좌측 측면을 따라 해당 비트 라인 구조체(300)의 상부면으로 연장될 수 있다. 상기 비트 라인 구조체들(300) 각각의 좌측 측면 상에 위치하는 에어 갭(Ag)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨과 동일할 수 있다.
상기 비트 라인 구조체들(300) 각각의 나머지 측면 상에 위치하는 상기 비트 라인 스페이서(400)는 상기 상부 플러그 도전 패턴(730)에 의해 부분적으로 덮히지 않을 수 있다. 예를 들어, 상기 상부 플러그 도전 패턴(730)은 상기 비트 라인 구조체들(300) 각각의 우측 측면 상에 위치하는 상기 비트 라인 스페이서(400)의 상단부를 노출할 수 있다. 상기 비트 라인 구조체들(300) 각각의 우측 측면 상에 위치하는 에어 갭(Ag)의 최고 레벨은 상기 비트 라인 구조체들(300)의 최고 레벨보다 낮을 수 있다.
상기 층간 절연 패턴들(800)은 상기 스토리지 컨택 플러그들(700) 사이를 절연할 수 있다. 상기 층간 절연 패턴들(800) 각각은 상기 스토리지 컨택 플러그들(700) 각각의 상기 상부 플러그 도전 패턴(730)을 둘러쌀 수 있다.
상기 층간 절연 패턴들(800) 각각은 상기 상부 플러그 도전 패턴(730)에 의해 노출된 비트 라인 스페이서(400)를 덮을 수 있다. 예를 들어, 상기 비트 라인 구조체들(300) 각각의 우측 측면 상에 위치하는 상기 비트 라인 스페이서(400)의 상단부는 상기 층간 절연 패턴들(800)에 의해 덮힐 수 있다. 상기 비트 라인 구조체들(300) 각각의 우측 측면 상에 위치하는 에어 갭(Ag)의 최고 레벨은 상기 층간 절연 패턴들(800)에 의해 정의될 수 있다.
상기 층간 절연 패턴들(800)의 최고 레벨은 상기 스토리지 컨택 플러그들(700)의 최고 레벨과 동일할 수 있다. 상기 층간 절연 패턴들(800)은 상기 제 1 플러그 분리 패턴(510), 상기 제 2 플러그 분리 패턴(520) 및 상기 제 3 플러그 분리 패턴(530) 상에 위치할 수 있다. 상기 상부 플러그 도전 패턴(730)에 의해 덮히지 않은 상기 비트 라인 구조체들(300)의 상부면은 상기 층간 절연 패턴들(800)에 의해 덮힐 수 있다.
상기 층간 절연 패턴들(800) 각각은 하부 절연 패턴(810)과 상부 절연 패턴(820)으로 구성될 수 있다.
상기 하부 절연 패턴(810)은 해당 비트 라인 구조체(300)의 상부면, 해당 비트 라인 스페이서(400)의 측면 및 해당 상부 플러그 도전 패턴(730)의 측면을 따라 연장될 수 있다. 상기 상부 플러그 도전 패턴들(730) 각각의 측면 상에 위치하는 상기 하부 절연 패턴(810)의 두께는 상기 비트 라인 구조체들(300) 각각의 상부면 상에 위치하는 상기 하부 절연 패턴(810)의 두께와 동일할 수 있다.
상기 하부 절연 패턴(810)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 절연 패턴(810)은 실리콘 질화물을 포함할 수 있다.
상기 상부 절연 패턴(820)은 상기 하부 절연 패턴(810) 상에 위치할 수 있다. 상기 상부 절연 패턴(820)은 상기 하부 절연 패턴(810)에 의해 인접한 상부 플러그 도전 패턴(730) 사이에 형성된 공간을 채울 수 있다.
상기 상부 절연 패턴(820)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 상부 절연 패턴(820)은 실리콘 질화물을 포함할 수 있다. 상기 상부 절연 패턴(820)은 상기 하부 절연 패턴(810)보다 단단할 수 있다.
도 4a 내지 23a 및 4b 내지 23b는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다. 도 10c 내지 23c는 도 10a 내지 23a 및 10b 내지 23b의 III-III'선을 따라 절단한 평면도들이다.
도 1, 2a 내지 2c, 4a 내지 23a, 4b 내지 23b 및 10c 내지 23c를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 4a 및 4b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 활성 영역(ACT) 및 필드 영역(FLD)을 포함하는 반도체 기판(100) 내에 게이트 구조체들(200)을 형성하는 공정을 포함할 수 있다.
상기 반도체 기판(100) 내에 게이트 구조체들(200)을 형성하는 공정은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 포함하는 상기 반도체 기판(100)을 준비하는 공정, 상기 반도체 기판(100)에 상기 게이트 구조체들(200)을 위한 트랜치를 형성하는 공정, 상기 트랜치 내에 게이트 절연막(210)을 형성하는 공정, 상기 게이트 절연막(210) 상에 게이트 전극(220)을 형성하는 공정 및 상기 게이트 전극(220) 상에 게이트 캡핑막(230)을 형성하는 공정을 포함할 수 있다.
상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 포함하는 상기 반도체 기판(100)을 준비하는 공정은 상기 반도체 기판(100)에 필드 트랜치(110t)를 형성하는 공정 및 상기 필드 트랜치(110t)를 필드 절연체(110)로 채우는 공정을 포함할 수 있다.
상기 필드 트랜치(110t)를 상기 필드 절연체(110)로 채우는 공정은 절연성 물질로 상기 필드 트랜치(110t) 내를 채우는 공정을 포함할 수 있다. 예를 들어, 상기 필드 트랜치(110t)를 상기 필드 절연체(110)로 채우는 공정은 실리콘 산화물로 상기 필드 트랜치(110t)를 채우는 공정을 포함할 수 있다.
상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 포함하는 상기 반도체 기판(100)을 준비하는 공정은 상기 반도체 기판(100)의 상기 활성 영역(ACT) 내에 도전성 도펀트를 도핑하여 불순물 영역(100p)을 형성하는 공정을 포함할 수 있다.
상기 게이트 절연막(210)을 형성하는 공정은 절연성 물질로 상기 게이트 절연막(210)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(210)을 형성하는 공정은 상기 반도체 기판(100)을 산화하는 공정을 포함할 수 있다.
상기 게이트 전극(220)을 형성하는 공정은 도전성 물질로 상기 게이트 전극(220)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 게이트 전극(220)을 형성하는 공정은 다결정 실리콘으로 상기 게이트 전극(220)을 형성하는 공정을 포함할 수 있다.
상기 게이트 캡핑막(230)을 형성하는 공정은 절연성 물질로 상기 게이트 캡핑막(230)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 게이트 캡핑막(230)을 형성하는 공정은 실리콘 질화물로 상기 게이트 캡핑막(230)을 형성하는 공정을 포함할 수 있다.
도 5a 및 5b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 반도체 기판(100) 상에 하부 배리어 막(311), 상부 배리어 막(321), 하부 비트 라인 도전막(331) 및 마스크 패턴(910)을 형성하는 공정을 포함할 수 있다.
상기 하부 배리어 막(311), 상기 상부 배리어 막(321), 상기 하부 비트 라인 도전막(331) 및 상기 마스크 패턴(910)을 형성하는 공정은 상기 반도체 기판(100)의 상부면 상에 상기 하부 배리어 막(311)을 형성하는 공정, 상기 하부 배리어 막(311) 상에 상기 상부 배리어 막(321)을 형성하는 공정, 상기 상부 배리어 막(321) 상에 하부 비트 라인 도전막(331)을 형성하는 공정 및 상기 하부 비트 라인 도전막(331) 상에 상기 마스크 패턴(910)을 형성하는 공정을 포함할 수 있다.
상기 하부 배리어 막(311)을 형성하는 공정은 절연성 물질로 상기 하부 배리어 막(311)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 하부 배리어 막(311)을 형성하는 공정은 실리콘 산화물로 상기 하부 배리어 막(311)을 형성하는 공정을 포함할 수 있다.
상기 상부 배리어 막(321)을 형성하는 공정은 절연성 물질로 상기 상부 배리어 막(321)을 형성하는 공정을 포함할 수 있다. 상기 상부 배리어 막(321)을 형성하는 공정은 상기 하부 배리어 막(311)과 식각 선택비를 갖는 물질로 상기 상부 배리어 막(321)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 상부 배리어 막(321)을 형성하는 공정은 실리콘 질화물로 상기 상부 배리어 막(321)을 형성하는 공정을 포함할 수 있다.
상기 하부 비트 라인 도전막(331)을 형성하는 공정은 도전성 물질로 상기 하부 비트 라인 도전막(331)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 하부 비트 라인 도전막(331)을 형성하는 공정은 다결정 실리콘으로 상기 하부 비트 라인 도전막(331)을 형성하는 공정을 포함할 수 있다.
상기 마스크 패턴(910)을 형성하는 공정을 상기 하부 비트 라인 도전막(331) 상에 마스크 막을 형성하고, 상기 마스크 막에 제 1 관통홀(910h)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 제 1 관통홀(910h)을 형성하는 공정은 후속 공정을 통해 형성되는 비트 라인 구조체들과 교차하는 상기 활성 영역(ACT) 상에 상기 제 1 관통홀(910h)을 형성하는 공정을 포함할 수 있다.
도 6a 및 6b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 비트 라인 도전막(331), 상기 상부 배리어 막(321) 및 상기 하부 배리어 막(311)을 관통하는 DC 컨택홀(300h)을 형성하는 공정을 포함할 수 있다.
상기 DC 컨택홀(300h)을 형성하는 공정은 상기 제 1 관통홀(910h)을 포함하는 상기 마스크 패턴(910)을 이용하여 상기 하부 비트 라인 도전막(331), 상기 상부 배리어 막(321) 및 상기 하부 배리어 막(311)을 순차적으로 식각하는 공정을 포함할 수 있다.
상기 DC 컨택홀(300h)을 형성하는 공정은 상기 제 1 관통홀(910h)을 포함하는 상기 마스크 패턴(910)을 이용하여 상기 반도체 기판(100)을 리세스하는 공정을 포함할 수 있다.
도 7a 및 7b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 마스크 패턴(910) 상에 DC 도전막(341)을 형성하는 공정을 포함할 수 있다.
상기 DC 도전막(341)을 형성하는 공정은 상기 DC 컨택홀(300h)을 도전성 물질로 채우는 공정을 포함할 수 있다. 에를 들어, 상기 DC 도전막(341)을 형성하는 공정은 다결정 실리콘으로 상기 DC 컨택홀(300h)을 채우는 공정을 포함할 수 있다.
도 8a 및 8b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 DC 컨택홀(300h) 내에 DC 플러그(340)를 형성하는 공정을 포함할 수 있다.
상기 DC 플러그(340)를 형성하는 공정은 상기 하부 비트 라인 도전막(331)의 상부면이 노출되도록 상기 DC 도전막(341)을 평탄화하는 공정을 포함할 수 있다. 상기 DC 도전막(341)을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 포함할 수 있다. 상기 DC 도전막(341)을 평탄화하는 공정은 상기 마스크 패턴(910)을 제거하는 공정을 포함할 수 있다.
도 9a 및 9b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 DC 플러그(340)를 포함하는 상기 반도체 기판(100) 상에 중간 비트 라인 절연막(351), 상부 비트 라인 도전막(361) 및 비트 라인 캡핑막(371)을 형성하는 공정을 포함할 수 있다.
상기 중간 비트 라인 절연막(351), 상기 상부 비트 라인 도전막(361) 및 상기 비트 라인 캡핑막(371)을 형성하는 공정은 상기 하부 비트 라인 도전막(331) 및 상기 DC 플러그(340) 상에 상기 중간 비트 라인 절연막(351)을 형성하는 공정, 상기 중간 비트 라인 절연막(351) 상에 상기 상부 비트 라인 도전막(361)을 형성하는 공정 및 상기 상부 비트 라인 도전막(361) 상에 상기 비트 라인 캡핑막(371)을 형성하는 공정을 포함할 수 있다.
상기 중간 비트 라인 절연막(351)을 형성하는 공정은 도전성 물질로 상기 중간 비트 라인 절연막(351)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 중간 비트 라인 절연막(351)을 형성하는 공정은 금속 실리사이드로 상기 중간 비트 라인 절연막(351)을 형성하는 공정을 포함할 수 있다.
상기 상부 비트 라인 도전막(361)을 형성하는 공정은 도전성 물질로 상기 상부 비트 라인 도전막(361)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 상부 비트 라인 도전막(361)을 형성하는 공정은 텅스텐과 같은 금속으로 상기 상부 비트 라인 도전막(361)을 형성하는 공정을 포함할 수 있다.
상기 비트 라인 캡핑막(371)을 형성하는 공정은 절연성 물질로 상기 비트 라인 캡핑막(371)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 비트 라인 캡핑막(371)을 형성하는 공정은 실리콘 질화물로 상기 비트 라인 캡핑막(371)을 형성하는 공정을 포함할 수 있다.
도 10a 내지 10c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 반도체 기판(100) 상에 비트 라인 구조체들(300)을 형성하는 공정을 포함할 수 있다.
상기 비트 라인 구조체들(300)을 형성하는 공정은 비트 라인 캡핑 패턴들(370)을 형성하는 공정, 상부 비트 라인 전극들(360)을 형성하는 공정, 중간 비트 라인 패턴들(350)을 형성하는 공정, 하부 비트 라인 전극들(330)을 형성하는 공정, 상부 배리어 패턴들(320)을 형성하는 공정 및 하부 배리어 패턴들(310)을 형성하는 공정을 포함할 수 있다.
상기 비트 라인 캡핑 패턴들(370)을 형성하는 공정은 상기 비트 라인 캡핑막(371)을 패터닝하는 공정을 포함할 수 있다. 상기 상부 비트 라인 전극들(360)을 형성하는 공정은 상기 상부 비트 라인 도전막(361)을 패터닝하는 공정을 포함할 수 있다. 상기 중간 비트 라인 패턴들(350)을 형성하는 공정은 상기 중간 비트 라인 절연막(351)을 패터닝하는 공정을 포함할 수 있다. 상기 하부 비트 라인 전극들(330)을 형성하는 공정은 상기 하부 비트 라인 도전막(331)을 패터닝하는 공정을 포함할 수 있다. 상기 상부 배리어 패턴들(320)을 형성하는 공정은 상기 상부 배리어 막(321)을 패터닝하는 공정을 포함할 수 있다. 상기 하부 배리어 패턴들(310)을 형성하는 공정은 상기 하부 배리어 막(311)을 패터닝하는 공정을 포함할 수 있다.
본 발명의 실시 예에 의해 형성된 상기 비트 라인 구조체들(300) 중 적어도 하나의 상단부는 부분적으로 인접한 비트 라인 구조체(300) 방향으로 휘어질 수 있다. 예를 들어, 본 발명의 실시 예에 의해 형성된 상기 비트 라인 구조체들(300)은 비트 라인 캡핑 패턴(370)의 측면들이 하부 배리어 패턴(310)의 측면들과 수직 정렬되는 제 1 비트 라인 구조체들(301) 및 상단부가 부분적으로 상기 제 2 비트 라인 구조체(302)의 제 1 측면(S1)과 인접한 제 1 비트 라인 구조체(301) 방향으로 휘어진 제 2 비트 라인 구조체(302)로 구성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 2 비트 라인 구조체(302)의 비트 라인 캡핑 패턴(370)이 부분적으로 상기 반도체 기판(100)으로부터 멀어질수록 상기 제 2 비트 라인 구조체(302)의 제 2 측면(S2)과 인접한 제 1 비트 라인 구조체(301)와 멀어지는 것으로 설명된다. 그러나, 상기 제 2 비트 라인 구조체(302)는 부분적으로 상기 제 1 측면(S1)과 인접한 제 1 비트 라인 구조체(301) 방향으로 휘어진 상부 비트 라인 전극(360) 및 비트 라인 캡핑 패턴(370)을 포함할 수 있다. 상기 제 2 비트 라인 구조체(302)의 제 2 측면(S2)은 상기 제 2 비트 라인 구조체(302)의 상기 제 1 측면(S1)과 대향할 수 있다.
도 11a 내지 11c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 구조체들(300)을 포함하는 상기 반도체 기판(100) 상에 스페이서 절연막(410)을 형성하는 공정을 포함할 수 있다.
상기 스페이서 절연막(410)을 형성하는 공정은 절연성 물질로 상기 스페이서 절연막(410)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 스페이서 절연막(410)을 형성하는 공정은 실리콘 질화물로 상기 스페이서 절연막(410)을 형성하는 공정을 포함할 수 있다.
도 12a 내지 12c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 구조체들(300)의 측면들 상에 비트 라인 스페이서들(400)을 형성하는 공정을 포함할 수 있다.
상기 비트 라인 스페이서들(400)을 형성하는 공정은 상기 스페이서 절연막(410)을 이용하여 상기 비트 라인 스페이서들(400)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 비트 라인 스페이서들(400)을 형성하는 공정은 상기 스페이서 절연막(410)을 건식 식각하는 공정을 포함할 수 있다.
상기 비트 라인 스페이서들(400)을 형성하는 공정은 상기 제 1 비트 라인 구조체들(301)의 측면들 상에 제 1 비트 라인 스페이서들(401)을 형성하는 공정을 포함할 수 있다. 상기 비트 라인 스페이서들(400)을 형성하는 공정은 상기 제 2 비트 라인 구조체들(302)의 측면들 상에 제 2 비트 라인 스페이서들(402)을 형성하는 공정을 포함할 수 있다. 상기 제 2 비트 라인 스페이서들(402)을 형성하는 공정은 상기 제 1 비트 라인 스페이서들(401)을 형성하는 공정과 동시에 수행될 수 있다.
상기 제 2 비트 라인 스페이서들(402)을 형성하는 공정은 상기 제 1 측면(S1) 상에 제 1 측면 스페이서(401a)를 형성하는 공정을 포함할 수 있다. 상기 제 2 비트 라인 스페이서들(402)을 형성하는 공정은 상기 제 2 측면(S2) 상에 제 2 측면 스페이서(402b)를 형성하는 공정을 포함할 수 있다. 상기 제 2 측면 스페이서(402b)를 형성하는 공정은 상기 제 1 측면 스페이서(402a)를 형성하는 공정과 동시에 수행될 수 있다.
본 발명의 실시 예에 따른 상기 제 1 측면 스페이서(402a)의 상단부 및 상기 제 2 측면 스페이서(402b)의 상단부는 상기 제 2 비트 라인 구조체(302)에 의해 부분적으로 휘어질 수 있다. 본 발명의 실시 예에 따른 상기 제 1 측면 스페이서(402a)의 상단부는 상기 제 2 비트 라인 구조체(302)의 상단부가 휘어진 영역에서 상기 제 2 비트 라인 구조체(302)의 상단부가 휘어지지 않은 영역과 다른 프로파일로 형성될 수 있다. 본 발명의 실시 예에 따른 상기 제 2 측면 스페이서(402b)의 상단부는 상기 제 2 비트 라인 구조체(302)의 상단부가 휘어진 영역에서 상기 제 2 비트 라인 구조체(302)의 상단부가 휘어지지 않은 영역과 다른 프로파일로 형성될 수 있다. 본 발명의 실시 예에 따른 상기 제 2 측면 스페이서(402b)의 상단부는 상기 제 2 비트 라인 구조체(302)의 상단부가 휘어진 영역에서 상기 제 1 측면 스페이서(402a)의 상단부와 다른 프로파일로 형성될 수 있다.
도 13a 내지 13c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 스페이서들(400) 사이에 몰딩 패턴들(920)을 형성하는 공정을 포함할 수 있다.
상기 몰딩 패턴들(920)을 형성하는 공정은 상기 비트 라인 스페이서들(400)을 포함하는 상기 반도체 기판(100) 상에 몰딩막을 형성하는 공정 및 상기 비트 라인 구조체들(300)의 상부면이 노출되도록 상기 몰딩막을 평탄화하는 공정을 포함할 수 있다. 상기 몰딩막을 평탄화하는 공정은 화학적 기계적 연마(CMP) 공정을 포함할 수 있다.
상기 몰딩 패턴들(920)을 형성하는 공정은 절연성 물질로 상기 몰딩 패턴들(920)을 형성하는 공정을 포함할 수 있다. 상기 몰딩 패턴들(920)을 형성하는 공정은 상기 비트 라인 캡핑 패턴들(370)과 식각 선택비를 갖는 절연성 물질로 상기 몰딩 패턴들(920)을 형성하는 공정을 포함할 수 있다. 상기 몰딩 패턴들(920)을 형성하는 공정은 상기 비트 라인 스페이서들(400)과 식각 선택비를 갖는 절연성 물질로 상기 몰딩 패턴들(920)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 몰딩 패턴들(920)을 형성하는 공정은 실리콘 산화물로 상기 몰딩 패턴들(920)을 형성하는 공정을 포함할 수 있다.
도 14a 내지 14c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 게이트 구조체들(200) 상에 위치하는 상기 몰딩 패턴들(920)을 식각하는 공정을 포함할 수 있다.
상기 몰딩 패턴들(920)을 식각하는 공정은 상기 몰딩 패턴들(920) 상에 하드 마스크 막을 형성하는 공정, 상기 하드 마스크 막에 상기 게이트 구조체들(200) 상에 위치하는 상기 몰딩 패턴들(920)을 노출하는 제 2 관통홀들을 형성하는 공정 및 상기 제 2 관통홀들을 이용하여 상기 몰딩 패턴들(920)을 건식 식각하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 몰딩 패턴들(920)을 식각하는 공정에 의해 제 1 분리홀들(921h), 제 2 분리홀들(922h) 및 제 3 분리홀들(923h)이 형성될 수 있다. 상기 제 1 분리홀들(921h)은 상기 제 1 비트 라인 스페이서들(401) 사이에 위치하는 상기 게이트 구조체들(200) 상에 형성될 수 있다. 상기 제 1 분리홀들(921h)은 상단부가 휘어지지 않은 상기 제 2 비트 라인 구조체(302)의 측면들 상에 위치하는 상기 제 2 비트 라인 스페이서들(402)과 상기 제 2 비트 라인 스페이서들(402)과 마주보는 상기 제 1 비트 라인 스페이서들(401) 사이에 형성될 수 있다. 상기 제 2 분리홀들(922h)은 상단부가 휘어진 상기 제 2 비트 라인 구조체(302)의 상기 제 1 측면(S1) 상에 위치하는 상기 제 1 측면 스페이서(402a)와 상기 제 1 측면 스페이서(402a)와 마주보는 상기 제 1 비트 라인 스페이서(401) 사이에 형성될 수 있다. 상기 제 3 분리홀들(923h)은 상단부가 휘어진 상기 제 2 비트 라인 구조체(302)의 상기 제 2 측면(S2) 상에 위치하는 상기 제 2 측면 스페이서(402b)와 상기 제 2 측면 스페이서(402b)와 마주보는 상기 제 1 비트 라인 스페이서(401) 사이에 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 2 비트 라인 구조체(302)의 휘어진 상단부가 상기 몰딩 패턴들(920)을 식각하는 공정을 방해할 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 2 비트 라인 구조체(302)의 휘어진 상단부에 의해 상기 게이트 구조체들(200) 상에 위치하는 상기 몰딩 패턴들(920)이 완전히 식각되지 않을 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 몰딩 패턴들(920)을 식각하는 공정에 의해 상기 게이트 구조체들(200) 상에 잔여 몰딩 부분(925p)이 형성될 수 있다. 상기 잔여 몰딩 부분(925p)은 상기 제 2 비트 라인 구조체(302)의 휘어진 상단부에 의해 식각되지 않은 상기 몰딩 패턴들(920)의 부분일 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 2 분리홀들(922h)의 상기 X축 방향으로 연장되는 측벽의 프로파일이 상기 제 1 분리홀들(921h)의 상기 X축 방향으로 연장되는 측벽의 프로파일과 다르게 형성될 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 3 분리홀들(923h)의 상기 X축 방향으로 연장되는 측벽의 프로파일이 상기 제 2 분리홀들(922h)의 상기 X축 방향으로 연장되는 측벽의 프로파일과 다르게 형성될 수 있다.
도 15a 내지 15c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 몰딩 패턴들(920)을 포함하는 상기 반도체 기판(100) 상에 플러그 분리막(500)을 형성하는 공정을 포함할 수 있다.
상기 플러그 분리막(500)을 형성하는 공정은 상기 제 1 내지 제 3 분리홀들(921h ~ 923h)을 절연성 물질로 채우는 공정을 포함할 수 있다. 상기 플러그 분리막(500)을 형성하는 공정은 상기 제 1 내지 제 3 분리홀들(921h ~ 923h)을 상기 몰딩 패턴들(920)과 식각 선택비를 갖는 물질로 채우는 공정을 포함할 수 있다. 예를 들어, 상기 플러그 분리막(500)을 형성하는 공정은 실리콘 질화물로 상기 제 1 내지 제 3 분리홀들(921h ~ 923h)을 채우는 공정을 포함할 수 있다.
도 16a 내지 16c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 스페이서들(400)사이에 제 1 플러그 분리 패턴들(510), 제 2 플러그 분리 패턴들(520) 및 제 3 플러그 분리 패턴들(530)을 형성하는 공정을 포함할 수 있다.
상기 제 1 플러그 분리 패턴들(510), 상기 제 2 플러그 분리 패턴들(520) 및 상기 제 3 플러그 분리 패턴들(530)을 형성하는 공정은 상기 제 1 분리홀들(921h) 내에 상기 제 1 플러그 분리 패턴들(510)을 형성하는 공정, 상기 제 2 분리홀들(922h) 내에 상기 제 2 플러그 분리 패턴들(520)을 형성하는 공정 및 상기 제 3 분리홀들(923h) 내에 상기 제 3 플러그 분리 패턴들(530)을 형성하는 공정을 포함할 수 있다.
상기 제 1 플러그 분리 패턴들(510), 상기 제 2 플러그 분리 패턴들(520) 및 상기 제 3 플러그 분리 패턴들(530)을 형성하는 공정은 상기 몰딩 패턴들(920)의 상부면이 노출되도록 상기 플러그 분리막(500)을 평탄화하는 공정을 포함할 수 있다. 상기 플러그 분리막(500)을 평탄화하는 공정은 화학적 기계적 연마(CMP) 공정을 포함할 수 있다.
도 17a 내지 17c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 몰딩 패턴들(920)을 제거하는 공정을 포함할 수 있다.
상기 몰딩 패턴들(920)을 제거하는 공정은 상기 몰딩 패턴들(920)을 습식 식각하는 공정을 포함할 수 있다. 상기 몰딩 패턴들(920)을 제거하는 공정은 상기 게이트 구조체들(200) 상에 위치하는 잔연 몰딩 부분(925p)을 제거하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 몰딩 패턴들(920)을 제거하는 공정에 의해 상기 제 2 비트 라인 구조체(302)와 상기 제 2 플러그 분리 패턴들(520) 사이에 빈 공간들(RA)이 형성될 수 있다.
도 18a 내지 18c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530)을 포함하는 상기 반도체 기판(100) 상에 중간 절연막(621)을 형성하는 공정을 포함할 수 있다.
상기 중간 절연막(621)을 형성하는 공정은 절연성 물질로 상기 중간 절연막(621)을 형성하는 공정을 포함할 수 있다. 상기 중간 절연막(621)을 형성하는 공정은 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530)과 식각 선택비를 갖는 물질로 상기 중간 절연막(621)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 중간 절연막(621)을 형성하는 공정은 실리콘 산화물로 상기 중간 절연막(621)을 형성하는 공정을 포함할 수 있다. 상기 중간 절연막(621)을 형성하는 공정은 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530)을 포함하는 상기 반도체 기판(100)을 산화하는 공정을 포함할 수 있다.
상기 중간 절연막(621)을 형성하는 공정은 각각의 빈 공간(RA)을 향한 상기 제 2 비트 라인 구조체(302)의 측면 및 상기 제 2 플러그 분리 패턴들(520)의 측면 상에 상기 중간 절연막(621)을 형성하는 공정을 포함할 수 있다.
도 19a 내지 19c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 중간 절연막(621) 상에 플러그 절연막(611)을 형성하는 공정을 포함할 수 있다.
상기 플러그 절연막(611)을 형성하는 공정은 절연성 물질로 상기 플러그 절연막(611)을 형성하는 공정을 포함할 수 있다. 상기 플러그 절연막(611)을 형성하는 공정은 상기 중간 절연막(621)과 식각 선택비를 갖는 물질로 상기 플러그 절연막(611)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 플러그 절연막(611)을 형성하는 공정은 실리콘 질화물로 상기 플러그 절연막(611)을 형성하는 공정을 포함할 수 있다.
상기 플러그 절연막(611)을 형성하는 공정은 상기 빈 공간들(RA)을 상기 플러그 절연막(611)으로 채우는 공정을 포함할 수 있다.
도 20a 내지 20c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 각각의 빈 공간들(RA) 내에 제 1 플러그 절연체들(610)을 형성하는 공정을 포함할 수 있다.
상기 제 1 플러그 절연체들(610)을 형성하는 공정은 상기 제 1 비트 라인 스페이서들(401) 상에 위치하는 상기 플러그 절연막(611)을 제거하는 공정을 포함할 수 있다. 상기 제 1 플러그 절연체들(610)을 형성하는 공정은 상기 제 2 비트 라인 구조체(302)의 상단부가 휘어지지 않은 영역에서 상기 제 1 측면 스페이서(402a) 상에 위치하는 상기 플러그 절연막(611)을 제거하는 공정을 포함할 수 있다. 상기 제 1 플러그 절연체들(610)을 형성하는 공정은 상기 제 2 측면 스페이서(402b) 상에 위치하는 상기 플러그 절연막(611)을 제거하는 공정을 포함할 수 있다. 상기 제 1 플러그 절연체들(610)을 형성하는 공정은 상기 제 1 내지 제 3 플러그 분리 패턴들(510 ~ 530)의 상기 X축 방향으로 연장되는 측면들 상에 위치하는 상기 플러그 절연막(611)을 제거하는 공정을 포함할 수 있다. 상기 제 1 플러그 절연체들(610)을 형성하는 공정은 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530)의 상부면 상에 위치하는 상기 플러그 절연막(611)을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 제 1 플러그 절연체들(610)를 형성하는 공정은 상기 플러그 절연막(611)을 습식 식각하는 공정을 포함할 수 있다.
도 21a 내지 21c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 각각의 빈 공간들(RA) 내에 제 2 플러그 절연체들(620)을 형성하는 공정을 포함할 수 있다.
상기 제 2 플러그 절연체들(620)를 형성하는 공정은 상기 제 1 비트 라인 스페이서들(401) 상에 위치하는 상기 중간 절연막(621)을 제거하는 공정을 포함할 수 있다. 상기 제 2 플러그 절연체들(620)를 형성하는 공정은 상기 제 2 비트 라인 구조체(302)의 상단부가 휘어지지 않은 영역에서 상기 제 1 측면 스페이서(402a) 상에 위치하는 상기 중간 절연막(621)을 제거하는 공정을 포함할 수 있다. 상기 제 2 플러그 절연체들(620)를 형성하는 공정은 상기 제 2 측면 스페이서(402b) 상에 위치하는 상기 중간 절연막(621)을 제거하는 공정을 포함할 수 있다. 상기 제 2 플러그 절연체들(620)를 형성하는 공정은 상기 제 1 내지 제 3 플러그 분리 패턴들(510 ~ 530)의 상기 X축 방향으로 연장되는 측면들 상에 위치하는 상기 중간 절연막(621)을 제거하는 공정을 포함할 수 있다. 상기 제 2 플러그 절연체들(620)를 형성하는 공정은 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530)의 상부면 상에 위치하는 상기 중간 절연막(621)을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 제 2 플러그 절연체들(620)를 형성하는 공정은 상기 중간 절연막(621)을 습식 식각하는 공정을 포함할 수 있다.
도 22a 내지 22c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620)을 포함하는 상기 반도체 기판(100) 상에 하부 플러그 도전 패턴(711)을 형성하는 공정을 포함할 수 있다.
상기 하부 플러그 도전 패턴(711)을 형성하는 공정은 도전성 물질로 상기 비트 라인 스페이서들(400), 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530), 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620) 사이를 채우는 공정을 포함할 수 있다. 예를 들어, 상기 하부 플러그 도전 패턴(711)을 형성하는 공정은 다결정 실리콘으로 상기 비트 라인 스페이서들(400), 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530), 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620) 사이를 채우는 공정을 포함할 수 있다.
도 23a 내지 23c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 스페이서들(400), 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530), 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620) 사이에 하부 컨택 플러그들(710)을 형성하는 공정을 포함할 수 있다.
상기 하부 컨택 플러그들(710)을 형성하는 공정은 상기 하부 플러그 도전 패턴(711)을 에치 백(etch-back)하는 공정을 포함할 수 있다. 예를 들어, 상기 하부 컨택 플러그들(710)을 형성하는 공정은 상기 하부 컨택 플러그들(710)의 상부면을 상기 상부 비트 라인 전극(360)의 상부면보다 낮도록 상기 하부 플러그 도전 패턴(711)을 에치 백(etch-back)하는 공정을 포함할 수 있다.
도 2a 내지 2c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 스페이서들(400), 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530), 상기 제 1 플러그 절연체들(610) 및 상기 제 2 플러그 절연체들(620) 사이에 스토리지 컨택 플러그들(700)을 형성하는 공정을 포함할 수 있다.
상기 스토리지 컨택 플러그들(700)을 형성하는 공정은 상기 하부 컨택 플러그들(710) 상에 상부 컨택 플러그들(720)을 형성하는 공정을 포함할 수 있다.
상기 상부 플러그 도전 패턴들(720)을 형성하는 공정은 도전성 물질로 상기 상부 플러그 도전 패턴들(720)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 상부 플러그 도전 패턴들(720)을 형성하는 공정은 텅스텐과 같은 금속으로 상기 상부 플러그 도전 패턴들(720)을 형성하는 공정을 포함할 수 있다.
도 24a 내지 31a 및 24b 내지 31b는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 3a 내지 3c, 도 24a 내지 31a 및 24b 내지 31b를 이용하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 24a 및 24b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 활성 영역(ACT) 및 필드 영역(FLD)을 포함하는 반도체 기판(100) 내에 게이트 구조체들(200)을 형성하는 공정, 상기 반도체 기판(100) 상에 제 1 비트 라인 구조체들(301)과 제 2 비트 라인 구조체(302)로 구성된 비트 라인 구조체들(300)을 형성하는 공정, 상기 비트 라인 구조체들(300)의 측면 상에 비트 라인 스페이서들(400)을 형성하는 공정, 상기 비트 라인 스페이서들(400) 사이에 제 1 플러그 분리 패턴들(510), 제 2 플러그 분리 패턴들(520) 및 제 3 플러그 분리 패턴들(530)을 형성하는 공정, 상기 제 1 내지 제 3 플러그 분리 패턴들(510 ~ 530)을 포함하는 상기 반도체 기판(100) 상에 중간 절연막을 형성하는 공정, 상기 제 2 비트 라인 구조체(302)와 상기 제 2 플러그 분리 패턴들(520) 사이에 플러그 절연체들(600)을 형성하는 공정 및 상기 중간 절연막을 이용하여 희생 스페이서들(622)을 형성하는 공정을 포함할 수 있다.
상기 희생 스페이서들(622)을 형성하는 공정은 상기 반도체 기판(100)의 상부면을 따라 연장되는 상기 중간 절연막을 식각하는 공정을 포함할 수 있다. 상기 희생 스페이서들(622)을 형성하는 공정은 상기 제 1 내지 제 3 플러그 분리 패턴들(510 ~ 530)의 상부면 상에 위치하는 상기 중간 절연막을 식각하는 공정을 포함할 수 있다. 예를 들어, 상기 희생 스페이서들(622)을 형성하는 공정은 상기 중간 절연막을 건식 식각하는 공정을 포함할 수 있다.
도 25a 및 25b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 희생 스페이서들(622) 및 상기 플러그 절연체들(600)을 포함하는 상기 반도체 기판(100) 상에 하부 플러그 도전 패턴(711)을 형성하는 공정을 포함할 수 있다.
상기 하부 플러그 도전 패턴(711)을 형성하는 공정은 도전성 물질로 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530), 상기 희생 스페이서들(622) 및 상기 플러그 절연체들(600) 사이를 채우는 공정을 포함할 수 있다.
도 26a 및 26b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 내지 제 3 플러그 분리 패턴들(510~530), 상기 희생 스페이서들(622) 및 상기 플러그 절연체들(600) 사이에 하부 컨택 플러그들(710)을 형성하는 공정을 포함할 수 있다.
상기 하부 컨택 플러그들(710)을 형성하는 공정은 상기 하부 플러그 도전 패턴(711)을 에치 백(etch-back)하는 공정을 포함할 수 있다.
도 27a 및 27b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 컨택 플러그들(710)을 포함하는 상기 반도체 기판(100) 상에 상부 플러그 도전막(731)을 형성하는 공정을 포함할 수 있다.
상기 상부 플러그 도전막(731)을 형성하는 공정은 상기 상부 플러그 도전막(731)으로 상기 하부 컨택 플러그들(710)의 상부면을 덮는 공정을 포함할 수 있다. 상기 상부 플러그 도전막(731)을 형성하는 공정은 상기 상부 플러그 도전막(731)으로 상기 희생 스페이서들(622)을 덮는 공정을 포함할 수 있다. 상기 상부 플러그 도전막(731)을 형성하는 공정은 상기 상부 플러그 도전막(731)으로 상기 비트 라인 구조체들(300)의 상부면을 덮는 공정을 포함할 수 있다. 상기 상부 플러그 도전막(731)을 형성하는 공정은 상기 상부 플러그 도전막(731)으로 상기 제 1 내지 제 3 플러그 분리 패턴들(510 ~ 530)의 상부면을 덮는 공정을 포함할 수 있다.
상기 상부 플러그 도전막(731)을 형성하는 공정은 도전성 물질로 상기 상부 플러그 도전막(731)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 상부 플러그 도전막(731)을 형성하는 공정은 텅스텐과 같은 금속으로 상기 상부 플러그 도전막(731)을 형성하는 공정을 포함할 수 있다.
상기 28a 및 28b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 컨택 플러그들(710) 상에 상부 컨택 플러그들(730)을 형성하는 공정을 포함할 수 있다. 상기 하부 컨택 플러그들(710)과 상기 상부 컨택 플러그들(730)은 스토리지 컨택 플러그들(700)을 구성할 수 있다.
상기 상부 컨택 플러그들(730)을 형성하는 공정은 상기 상부 플러그 도전막(731)을 패터닝하는 공정을 포함할 수 있다.
상기 상부 플러그 도전막(731)을 패터닝하는 공정은 상기 제 1 내지 제 3 플러그 분리 패턴들(510 ~ 530)의 상부면이 노출되도록 상기 상부 플러그 도전막(731)을 식각하는 공정을 포함할 수 있다. 상기 상부 플러그 도전막(731)을 패터닝하는 공정은 상기 비트 라인 구조체들(300)의 상부면이 부분적으로 노출되도록 상기 상부 플러그 도전막(731)을 식각하는 공정을 포함할 수 있다. 상기 상부 플러그 도전막(731)을 패터닝하는 공정은 각 비트 라인 구조체들(300)의 일측 측면 상에 위치하는 희생 스페이서들(622)의 상단부가 노출되도록 상기 상부 플러그 도전막(731)을 식각하는 공정을 포함할 수 있다.
도 29a 및 29b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 희생 스페이서들(622)을 제거하는 공정을 포함할 수 있다.
상기 희생 스페이서들(622)을 제거하는 공정은 상기 비트 라인 스페이서들(400) 및 상기 플러그 절연체들(600)과 식각 선택비를 이용하여 상기 희생 스페이서들(622)을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 희생 스페이서들(622)을 제거하는 공정은 상기 희생 스페이서들(622)을 습식 식각하는 공정을 포함할 수 있다.
도 30a 및 30b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 희생 스페이서들(622)이 제거된 영역에 에어-갭(Ag)을 형성하는 공정을 포함할 수 있다.
상기 에어-갭(Ag)을 형성하는 공정은 상기 희생 스페이서들(622)이 제거된 상기 반도체 기판(100) 상에 하부 층간 절연막(811)을 형성하는 공정을 포함할 수 있다.
상기 하부 층간 절연막(811)을 형성하는 공정은 상기 상부 컨택 플러그들(730)의 표면을 상기 하부 층간 절연막(811)으로 덮는 공정을 포함할 수 있다. 상기 하부 층간 절연막(811)을 형성하는 공정은 상기 상부 컨택 플러그들(730)에 의해 노출된 상기 비트 라인 스페이서들(400)의 표면을 상기 하부 층간 절연막(811)으로 덮는 공정을 포함할 수 있다. 상기 하부 층간 절연막(811)을 형성하는 공정은 상기 상부 컨택 플러그들(730)에 의해 노출된 상기 비트 라인 구조체들(300)의 상부면을 상기 하부 층간 절연막(811)으로 덮는 공정을 포함할 수 있다. 상기 하부 층간 절연막(811)을 형성하는 공정은 상기 제 1 내지 제 3 플러그 분리 패턴들(510 ~ 530)의 상부면을 상기 하부 층간 절연막(811)으로 덮는 공정을 포함할 수 있다.
상기 하부 층간 절연막(811)을 형성하는 공정은 절연성 물질로 상기 하부 층간 절연막(811)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 하부 층간 절연막(811)을 형성하는 공정은 실리콘 질화물로 상기 하부 층간 절연막(811)을 형성하는 공정을 포함할 수 있다.
도 31a 및 31b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 층간 절연막(811) 상에 상부 층간 절연막(821)을 형성하는 공정을 포함할 수 있다.
상기 상부 층간 절연막(821)을 형성하는 공정은 절연성 물질로 상기 상부 컨택 플러그들(730) 사이를 채우는 공정을 포함할 수 있다. 상기 상부 층간 절연막(821)을 형성하는 공정은 상기 하부 층간 절연막(811)보다 단단한 물질로 상기 상부 컨택 플러그들(730) 사이를 채우는 공정을 포함할 수 있다.
도 3a 내지 3c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 상부 컨택 플러그들(730) 사이에 층간 절연 패턴들(800)을 형성하는 공정을 포함할 수 있다.
상기 층간 절연 패턴들(800)을 형성하는 공정은 하부 층간 절연 패턴들(810)을 형성하는 공정 및 상부 층간 절연 패턴들(820)을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 층간 절연 패턴들(800)을 형성하는 공정은 상기 스토리지 컨택 플러그들(700)의 상부면이 노출되도록 상기 하부 층간 절연막(811) 및 상기 상부 층간 절연막(821)을 평탄화하는 공정을 포함할 수 있다.
도 32는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈을 나타낸 구성도이다.
도 32를 참조하면, 상기 메모리 모듈(1000)은 모듈 기판(1100), 반도체 패키지들(1200) 및 모듈 접촉 단자들(1300)을 포함할 수 있다. 상기 모듈 기판(1100)은 시스템 보드(system board)일 수 있다. 상기 반도체 패키지들(1200)은 상기 모듈 기판(1100) 상에 나란히 배치될 수 있다. 상기 반도체 패키지들(1200)은 상기 모듈 기판(1100)의 양면에 배칠될 수 있다. 상기 모듈 접촉 단자들(1300)은 상기 모듈 기판(1100)의 일측 모서리(edge)에 나란히 형성될 수 있다. 상기 모듈 접촉 단자들(1300)은 상기 반도체 패키지들(1200)과 전기적으로 연결될 수 있다.
상기 반도체 패키지들(1200)은 본 발명의 기술적 사상의 다양한 실시 예에 따른 반도체 소자를 포함할 수 있다. 따라서, 상기 메모리 모듈(1000)에서는 상기 반도체 패키지들(1200)의 신뢰성이 향상될 수 있다.
도 33은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 나타낸 구성도이다.
도 33을 참조하면, 상기 반도체 모듈(2000)은 모듈 기판(2100), 메모리들(2200), 마이크로프로세서(2300) 및 입출력 단자들(2400)을 포함할 수 있다. 상기 메모리들(2200), 상기 마이크로프로세서(2300) 및 상기 입출력 단자들(2400)은 상기 모듈 기판(2100) 상에 실장될 수 있다. 상기 반도체 모듈(2000)은 메모리 카드 또는 카드 패키지를 포함할 수 있다.
상기 메모리들(2200) 및 상기 마이크로프로세서(2300)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 모듈(2000)에서는 상기 메모리들(2200) 및 상기 마이크로프로세서(2300)의 신뢰성이 향상될 수 있다.
도 34는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 34를 참조하면, 상기 모바일 시스템(3000)은 디스플레이 유닛(Display unit, 3100), 바디 유닛(Body unit, 3200) 및 외부 장치(external apparatus, 3300)를 포함할 수 있다. 상기 바디 유닛(3200)은 마이크로 프로세서(Micro Processor, 3210), 전원 공급부(Power Supply, 3220), 기능부(Function Part, 3230) 및 디스플레이 컨트롤러(Display Controller, 3240)를 포함할 수 있다.
상기 디스플레이 유닛(3100)은 상기 바디 유닛(3200)과 전기적으로 연결될 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디 유닛(3200)의 디스플레이 컨트롤러(3240)와 전기적으로 연결될 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디 유닛(3200)의 상기 디스플레이 컨트롤러(3240)에 의해 프로세싱된 이미지를 구현할 수 있다.
상기 바디 유닛(3200)은 인쇄회로기판(Printed Circuit Board; PCB)을 포함하는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서(3210), 상기 전원 공급부(3220), 상기 기능부(3230) 및 상기 디스플레이 컨트롤러(3240)는 상기 바디 유닛(3200) 상에 실장 또는 장착될 수 있다.
상기 마이크로 프로세서(3210)는 상기 전원 공급부(3230)으로부터 전압을 공급받아 상기 기능부(3230) 및 상기 디스플레이 컨트롤러(3240)를 제어할 수 있다. 상기 전원 공급부(3220)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 상기 마이크로 프로세서(3210), 상기 기능부(3230) 및 상기 디스플레이 컨트롤러(3240) 등으로 공급할 수 있다.
상기 전원 공급부(3220)는 전원 관리 IC (Power Management IC; PMIC)를 포함할 수 있다. 상기 전원 관리 IC는 상기 마이크로 프로세서(3210), 상기 기능부(3230) 및 상기 디스플레이 컨트롤러(3240) 등에 전압을 효율적으로 공급할 수 있다.
상기 기능부(3230)는 상기 모바일 시스템(3000)의 다양한 기능을 수행할 수 있다. 예를 들어, 상기 기능부(3230)는 다이얼링 또는 상기 외부 장치(3300)와의 교신으로 상기 디스플레이 유닛(3100)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있다. 예를 들어, 상기 기능부(3230)는 카메라의 이미지 프로세서(Image Processor) 역할을 할 수 있다.
상기 기능부(3230)는 상기 모바일 시스템(3000)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 메모리 카드 컨트롤러 역할을 할 수 있다. 상기 기능부(3230)는 상기 모바일 시스템(3000)이 기능 확장을 위해 USB (Universal Serial Bus) 등을 더 포함하는 경우, 인터페이스 컨트롤러(Interface Controller) 역할을 할 수 있다.
상기 마이크로 프로세서(3210), 상기 전원 공급부(3220) 및 상기 기능부(3230)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 상기 모바일 시스템(3000)에서는 신뢰성이 향상될 수 있다.
도 35는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 장치를 나타낸 구성도이다.
도 35를 참조하면, 상기 모바일 장치(4000)는 모바일 무선 폰일 수 있다. 상기 모바일 장치(4000)는 태블릿 PC로 이해될 수 있다. 상기 모바일 장치(4000)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 상기 모바일 장치(4000)에서는 신뢰성이 향상될 수 있다.
도 36은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 구성도이다.
도 36을 참조하면, 상기 전자 시스템(5000)은 메모리(memory, 5100), 마이크로프로세서(microprocessor, 5200), 램(random access memory; RAM, 5300) 및 유저 인터페이스(user interface, 5400)를 포함할 수 있다. 상기 전자 시스템(5000)은 LED 조명 장치, 냉장고, 에어컨, 산업용 절단기, 용접기, 자동차, 선박, 항공기, 인공 위성 등의 시스템일 수 있다.
상기 메모리(5100)는 상기 마이크로프로세서(5200) 부팅용 코드들, 상기 마이크로프로세서(5200)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(5100)은 컨트롤러 및 메모리를 포함할 수 있다.
상기 마이크로프로세서(5200)는 상기 전자 시스템(5000)을 프로그램 및 컨트롤할 수 있다. 상기 램(530)은 상기 마이크로프로세서(5200)의 동작 메모리로 사용될 수 있다.
상기 유저 인터페이스(5400)는 버스(5500)를 사용하여 데이터 통신을 수행할 수 있다. 상기 유저 인터페이스(5400)는 상기 전자 시스템(5000)으로 데이터를 입력하거나 또는 상기 전자 시스템(5000)으로부터 출력하는데 사용될 수 있다.
상기 메모리(5100), 상기 마이크로프로세서(5200) 및 상기 램(5300)은 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 상기 전자 시스템(5000)에서는 상기 메모리(5100), 상기 마이크로프로세서(5200) 및 상기 램(5300)의 신뢰성이 향상될 수 있다.
100 : 반도체 기판 200 : 게이트 구조체
301 : 제 1 비트 라인 구조체 302 : 제 2 비트 라인 구조체
400 : 비트 라인 스페이서 510 : 제 1 플러그 분리 패턴
520 : 제 2 플러그 분리 패턴 530 : 제 3 플러그 분리 패턴
610 : 제 1 플러그 절연체 620 : 제 2 플러그 절연체
700 : 스토리지 컨택 플러그

Claims (10)

  1. 제 1 방향으로 연장되는 제 1 비트 라인 구조체;
    상기 제 1 방향으로 연장되고, 상기 제 1 비트 라인 구조체와 상기 제 1 방향과 수직한 제 2 방향으로 이격되는 제 2 비트 라인 구조체;
    상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하고, 상기 제 1 방향으로 서로 이격되는 제 1 및 제 2 플러그 분리 패턴;
    상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하고, 상기 제 1 플러그 분리 패턴과 상기 제 2 플러그 분리 패턴 사이에 위치하는 스토리지 컨택 플러그; 및
    상기 제 2 비트 라인 구조체와 상기 제 2 플러그 분리 패턴 사이에 위치하는 제 1 플러그 절연체를 포함하되,
    상기 제 1 및 제 2 비트 라인 구조체 각각은 비트 라인 전극 및 상기 비트 라인 전극 상의 비트 라인 캡핑 패턴을 포함하고,
    상기 제 2 비트 라인 구조체의 상기 비트 라인 전극과 상기 제 2 플러그 분리 패턴 사이의 거리는, 상기 제 1 비트 라인 구조체의 상기 비트 라인 전극과 상기 제 2 플러그 분리 패턴 사이의 거리보다 큰 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 플러그 절연체의 상기 스토리지 컨택 플러그와 상기 제 2 방향으로 접촉하는 측면의 프로파일은 상기 제 2 플러그 분리 패턴의 상기 스토리지 컨택 플러그와 마주보는 측면의 프로파일과 다른 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 플러그 절연체의 상기 제 1 방향 길이는 상기 제 2 비트 라인 구조체에 가까이 갈수록 증가하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 플러그 절연체의 상기 제 2 방향 길이는 상기 제 2 플러그 분리 패턴의 상기 제 2 방향 길이보다 작은 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 1 비트 라인 구조체의 측면 상에 위치하는 제 1 비트 라인 스페이서 및 상기 제 2 비트 라인 구조체의 측면 상에 위치하는 제 2 비트 라인 스페이서를 더 포함하되,
    상기 제 2 플러그 분리 패턴은 상기 제 1 비트 라인 스페이서와 접촉하고,
    상기 제 1 플러그 절연체는 상기 제 2 플러그 분리 패턴 및 상기 제 2 비트 라인 스페이서와 이격되는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제 1 플러그 절연체와 상기 제 2 플러그 분리 패턴 사이의 상기 제 2 방향 거리는 상기 제 1 플러그 절연체와 상기 제 2 비트 라인 스페이서 사이의 상기 제 2 방향 거리와 동일한 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제 1 플러그 절연체와 상기 제 2 플러그 분리 패턴 사이의 공간 및 상기 제 1 플러그 절연체와 상기 제 2 비트 라인 스페이서 사이의 공간을 채우는 제 2 플러그 절연체를 더 포함하되,
    상기 제 2 플러그 절연체의 식각율은 상기 제 1 플러그 절연체의 식각율과 다른 반도체 소자.
  8. 제 7 항에 있어서,
    상기 스토리지 컨택 플러그는 상기 제 2 플러그 분리 패턴 및 상기 제 2 플러그 절연체와 접촉하되,
    상기 제 2 플러그 분리 패턴의 상기 스토리지 컨택 플러그와 접촉하는 측면의 프로파일은 상기 제 2 플러그 절연체의 상기 스토리지 컨택 플러그와 접촉하는 측면의 프로파일과 다른 반도체 소자.
  9. 반도체 기판 상에 위치하는 제 1 비트 라인 구조체;
    상기 반도체 기판 상에 위치하고, 상기 제1 비트 라인 구조체와 이격되는 제 2 비트 라인 구조체;
    상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하는 플러그 분리 패턴; 및
    상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하는 스토리지 컨택 플러그; 및
    상기 제 2 비트 라인 구조체와 상기 플러그 분리 패턴 사이에 위치하는 플러그 절연체를 포함하되,
    상기 제2 비트 라인 구조체는 상기 반도체 기판과 수직한 방향을 따라 상기 제 1 비트 라인 구조체 방향으로 휘어지는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 플러그 분리 패턴의 최고 레벨은 상기 제 2 비트 라인 구조체의 최고 레벨과 동일한 반도체 소자.
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