KR0155875B1

KR0155875B1 - 에스 램 셀

Info

Publication number: KR0155875B1
Application number: KR1019950028487A
Authority: KR
Inventors: 이수철; 송준의; 신헌종
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-08-31
Filing date: 1995-08-31
Publication date: 1998-10-15
Also published as: KR970013332A; US5742078A; JPH0969577A

Abstract

본 발명은 단순화된 셀 구조와 그에 따른 고집적화가 가능한 에스 렘 셀에 관해 개시한다. 본 발명의 에스 렘 셀은 반도체기판, 상기 반도체기판 상에 형성된 N웰 및 P웰, 상기 N웰 및 P웰의 각 좌측에 형성된 제1 및 제3 활성영역의 수평부분을 지나고 상기 N웰의 우측에 형성된 제2 활성영역의 수평부분의 끝을 지나는 제1 게이트 도전층, 상기 제2 활성영역의 수평부분과 상기 P웰의 우측에 형성된 제4 활성영역의 수평부분을 지나고 상기 제3 활성영역의 수평부분과 수직부분이 만나는 부분의 일부를 지나는 제2 게이터 도전층, 상기 제3 및 제4 활성영역의 수직한 부분을 가로지르는 워드 라인, 상기 각 웰의 활성영역에 형성된 콘택, 상기 콘택을 연결하는 상호연결(inter-connection)라인, 상기 P웰에 형성된 Vss라인, 상기 셀 중앙을 세로로 지나는 비트라인 및 가장자리를 세로로 지나는 Vcc 라인을 구비하는 에스 렘 셀에 있어서, 상기 제1 게이트 도전층은 상기 제1 및 제3 활성영역의 수평부분과 직각으로 연결되고, 상기 제2 게이트 도전층은 상기 제2 및 제4 활성영역의 수평부분과 직각으로 형성된다.

본 발명에 의하면, 에스 렘 셀의 제조과정에서 발생하는 3차원 효과를 제거할 수 있고 또한 셀 내의 각 라인간의 스페이서를 작게 할 수 있어 결과적으로 에스 렘 셀의 집적도를 높게 할 수 있다.

Description

에스 렘(SRAM) 셀

제1도 내지 제3도는 종래 기술에 의한 에스렘 셀의 개략도이다.

제4도는 종래 기술에 의한 에스 렘 셀의 평면도이다.

제5도는 본 발명에 의한 에스 렘 셀의 일부분의 개략도이다.

제6도는 본 발명의 제1실시예에 의한 에스 렘 셀의 평면도이다.

제7도 내지 제12는 본 발명의 제1실시예에 의한 에스 렘 셀의 제조단계별 평면도이다.

제13도는 본 발명의 제2실시예에 의한 에스 렘 셀의 평면도이다.

제14도 내지 제19도는 본 발명의 제2실시예에 의한 에스 렘 셀의 제조단계별 평면도이다.

* 면의 주요부분에 대한 부호의 설명

84a, 84b, 84c 및 84d : 활성영역 86a, 86b : 게이트 도전층

87 : 워드 라인 88 : Vss 라인

90a, 90b : 콘택연결라인 94a, 94b : 비트라인

본 발명은 에스 렘 셀에 관한 것으로서, 특히 두 개의 금속층과 한 개의 다결정실리콘층을 사용하고 단순한 모양을 갖는 고집적화가 가능한 에스 렘 셀에 관한 것이다.

에스 렘 셀은 여섯 개의 트랜지스터로 구성되므로 한 개의 트랜지스터와 한 개의 커패시터로 구성되는 디 렘 셀에 비해서 많은 면적이 소요된다. 따라서 에스 렘 셀은 소자들의 집적도를 높이기 위해서는 한정된 면적내에서 형성하는 소자들의 간격이나 그들의 형성하는 패턴을 형성하는 수밖에 없다. 그러다보니 셀 패턴이 복잡해지고 제조공정이 어렵게 된다.

이와 같은 에스 렘 셀의 불리한 점을 극복하기 위해 1985년 IEDM에서 새로운 에스 렘 셀을 발표하였다. 이것을 개략적으로 도시한 제1도를 참조하여 종래 기술에 의한 에스 렘을 간략히 기술한다. 원래 1985년 IEDM에서 발표된 에스렘 셀은 9.9 × 14.3㎛²의 셀 면적을 갖는 에스 렘 셀을 형성하기 위해 세 개층의 다결정실리콘층(한개층은 게이트전극 형성용, 나머지 두 개층은 상호 연결층)과 한 개 층의 금속층을 사용하였다. 또한 IDEM에 발표된 에스 렘 셀은 제1도에 도시된 바와 같이 활성영역(10)과 게이트전극 형성을 위한 다결정실리콘(12)의 모양이 복잡하다. 또한 셀 사이즈의 감소를 위해 Vss 콘택을 기존의 노드 콘택과 평행하게 형성하던 것을 노드 콘택과 비트라인 콘택사이에 형성하였는데 이것 때문에 활성영역(10)의 모양이 복잡하고 이와 같은 모양을 반도체기판 상에 형성하는 과정에서 3차원 효과(기판상에 형성된 패턴의 각이나 경사진 부분이 각이 사라지고 원만하게 형성되는 것 : 제2도 참조)의 영향을 크게 받는다. 이 경우 제2도에 도시된 바와 같이 제1도와 비교해서 3차원 효과에 의해 게이트전극 형성용 다결정실리콘(22)과 활성영역(20)과의 겹침이 부족하여 이 부분(24)에 형성되는 트랜지스터의 채널길이가 줄어들고 결국 누설전류(leakage current)의증가를 가져올 수 있다. 또한 IEDM에 발표된 에스 렘 셀은 제4도에 도시된 바와같이 ㄱ 및 ㄴ의 노드 콘택 둘레에는 게이트형성용 다결정실리콘(36)이 형성되어 있다. 따라서 사진식각공정시 정렬오차(mis-align)에 의해 노드콘택에 형성되는 배선층과 가로방향과 세로 위, 아랫방향으로 숏(short)이 발생할 가능성이 커진다. 제4도에서 38은 비트라인이고, 39는 활성영역이다. GND 는 그라운드 라인이고, Vcc는 외부전원 공급라인이다.

이와 같은 문제점을 해결하기 위해 1992년 ISCC를 통해서 다른 에스 렘 셀이 발표되었다. 이 에스 렘 셀은 1985년 IEDM을 통해서 발표된 에스 렘 셀이 갖는 문제점을 해결하였는데 그 구체적인 방법은 다음과 같다. ISCC를 통해서 발표된 다른 에스 렘 셀은 상술한 바와 같은 문제점을 해결하기 위해 8.5 × 12.8 ㎛²의 셀 면적에 한층의 다결정실리콘과 두 개 층의 금속층을 구성하였다. ISSC를 통해서 발표된 에스 렘 셀의 경우 전체 에스 렘 셀의 레이 아웃(lay out)의 크기를 결정하는 층은 제3도에 도시된 바와 같이 전원(Vcc) 공급가인(30)과 콘택간연결라인(34)을 형성하는 한 개의 금속층으로서, 가로방향으로 워드라인(32)과 Vcc라인(30)을 형성하고 세로방향으로는 콘택간 연결라인(34)을 형성한다. 각 라인의 크기 및 라인간의 스페이서에 의하여 셀의 크기가 결정된다. 1992년 ISCC에서 발표된 에스 렘 셀은 1985년 IEDM에서 발표된 에스 렘 셀에 비해 한 개층이 작은 세 개층을 사용하고 레이 아웃을 단순하게 형성하였다.

반면 셀의 크기가 1985년 IEDM에서 발표된 에스 렘 셀의 크기에 비해서는 작지만 여전히 고 접적화를 위해서는 더욱 셀의 크기를 작게 형성해야 한다.

따라서 본 발명의 목적은 상술한 바와 같은 종래 기술에 의한 에스 렘 셀이 갖는 문제, 즉 셀의 면적을 작게하여 셀의 고집적화를 달성하는 문제를 해결하기 위하여 종래의 것에 비해 훨씬작은 면적(3.94 × 5.22 ㎛²)과 단순한 모양의 에스 렘 셀을 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 에스 렘 셀은

반도체기판, 상기 반도체기판의 상부에 형성된 N웰, 상기 반도체기판의 하부에 형성된 P웰, 상기 N웰 및 P웰의 좌측에 형성된 제1 및 제3 활성영역의 수평부분에 형성되어 게이트전극을 형성하고 상기 N웰의 우측에 형성된 상기 제1 활성영역의 거울상인 제2 활성영역의 수평부분의 끝 부분을 연결하는 제1 게이트 도전층, 상기 제2 활성영역의 수평부분 가운데부분과 상기 제3 활성영역의 거울상으로 상기 P웰의 우측에 형성된 제4 활성영역의 수평부분의 가운데부분에 형성되어 게이트전극을 형성하고 상기 제3 활성영역의 수평부분과 수직부분이 만나는 부분의 일부를 연결하는 제2 게이트 도전층, 상기 제3 및 제4 활성영역의 수직한 부분을 가로지르는 워드 라인,상기 각 웰의 활성영역에 형성된 콘택, 상기 콘택을 세로로 연결하는 ㄴ자형과 ㄱ자형이 마주보는 형태의 상호연결(inter-connection)라인, 상기 P웰에서 H자형으로 형성된 Vss라인, 상기 반도체기판의 중앙을 세로로 지나는 비트라인 및 가장자리를 세로로 지나는 Vcc라인을구비하는 에스 렘 셀에 있어서,

상기 제1 게이트 도전층은 상기 제1 및 제3 활성영역의 수평부분과 직각으로 형성된 것이고,상기 제2 게이트 도전층은 상기 제2 및 제4 활성영역의 수평부분과 직각으로 형성된 것을 특징으로 한다.

상기 제1 및 제2 게이트 도전층과 워드라인은 동일한 물지롤 구성하며 동시에 형성한다. 이 물질층은 다결정실리콘층(이것을 제1 다결정실리콘이라 한다)으로 구성한다. 상기 상호연결라인 및 Vss라인도 마찬가지로 다결정실리콘(이것을 제2 다결정실리콘이라 한다)으로 구성한다. 그리고 상기 비트라인은 금속층으로 구성한다.

상기 제1 및 제2 활성영역의 수평부분의 가운데는 풀 업 트랜지스터가 구성되고 끝 부분에는 P형 노드가 형성되어 콘택이 형성되는 부분이다 수직부분의 끝부분에는 Vcc 콘택이 형성된다.

상기 제3 및 제4활성영역의 수평부분의 가운데는 풀다운 트랜지스터가 구성되고 수직부분과 만나는 부분에는 N형 노드가 형성되어 콘택이 형성되며 끝 부분에는 Vss 콘택이 형성되는 부분이다. 수직부분에는 패스 트랜지스터가 형성되고 이 위를 상기 워드라인이 가로지른다.

상기 게이트 도전층이 상기 활성영역의 수평부분과 직각으로 형성되므로, 상기 활성영역의 세로방향으로는 정렬오차에 대한 공정마아진이 크다. 또한 상기 게이트 도전층은 상기 풀 업, 풀 다운 및 패스 트랜지스터의 게이트전극이다.

상기 목적을 달성하기 위하여, 본 발명의 제2 실시예에 의한 에스렘 셀은

반도체기판, 상기 반도체기판에 형성된 N웰 및 P웰, 상기 N웰 및 P웰의 각 좌측에 수평부분과 수직부분을 갖는 제1 및 제3 활성영역의 수평부분에 게이트전극을 형성하고 상기 N웰의 활성영역의 아래 필드영역에 형성된 뉘자부분을 갖는 제1 게이트 도전층, 상기 제1 활성영역의 거울상이며 상기 N웰의 우측에 형성된 제2 활성영역의 수평부분의 가운데부분과 상기 제3 활성영역의 거울상이며 상기 P웰의 우측에 형성된 제4 활성영역의 수평부분의 가운데 부분에 게이트전극을 형성하고 P웰의 상기 제3 및 제4 활성영역 윗쪽의 필드영역에 형성된 ㄴ자형의 부분을 갖는 제2 게이트 도전층, 상기 제3 및 제4 활성영역의 수직한 부분을 가로지르는 워드라인, 상기 제1, 제2, 제3 및 제4 활성영역의 수평부분의 끝과 상기 제3 및 제4 활성영역의 수평부분과 수직부분이 만나는 곳과 상기 제1 및 제2 게이트 도전층의 ㄱ과 ㄴ의 부분의 끝에 형성된 콘택, 상기 제1 활성영역, 제3 활성영역의 수평과 수직부분이 만나는 곳 및 제2 게이트 도전층에 형성된 콘택을 연결하는 제1 상호연결라인(inter-connection), 상기 제2 활성영역의 수평끝 부분, 제4 활성영역의 수평과 수직부분이 만나는 곳 및 제1 게이트 도전층에 형성된 콘택을 연결하는 제2 상호연결라인(inter-connection), 상기 반도체기판의 중앙과 가장자리를 세로로 지나는 비트라인 및 Vcc 라인을 구비하는 에스 렘 셀에 있어서,

상기 제1 게이트 도전층은 상기 제1 및 제3 활성영역의 수평부분과 직각으로 형성된 것이고, 상기 제2 게이트 도전층은 상기 제2 및 제4 활성영역의 수평부분과 직각으로 형성된 것을 특징으로 한다.

상기 제1 및 제2 게이트 도전층, 워드라인, 상호연결라인, Vss 라인, 비트라인 및 Vcc 라인의 구성은 제1 실시예와 동일하다.

본 발명은 두 개의 다결정실리콘층과 한 개의 금속층을 사용함으로써, 셀을 단순한 형태로 구성할 수있다. 또한 수평부분과 수직부분으로 형성된 각 활성영역의 수평부분을 게이트 도전층이 직각으로 지나도록 형성함으로써, 가로 방향으로 정렬오차 마진을 크게 할 수 있다. 따라서 각 라인간의 스페이서를 작게 할 수 있고, 결과적으로 에스 렘 셀의 집적도를 크게할 수 있다.

이하, 본 발명에 의한 에스 렘 셀을 첨부된 도면과 함께 상세하게 설명한다.

본 발명의 각 실시예에 의한 에스 렘 셀의 설명을 하기에 앞서 제5도에 도시된 본 발명에 의한 에스 렘 셀의 일부 개략도를 참조하여, 본 발명에 의한 에스 렘 셀이 종래 기술에 의한 것과 다른 점을 살펴본다. 도시된 바와 같이 제5도에는 두 개의 그림이 도시되어 있는데 왼쪽 그림은 본 발명에 의한 에스 렘 셀의 활성영역(40)과 게이트 도전층(42)을 개략적으로 도시한 것이다. 상기 활성영역(42)은 ㄱ자형으로 수평부분(H)과 수직부분(V)을 갖는다. 상기 게이트 도전층(42)은 상기 활성영역(40)의 수평부분(H) 상에 수직하게 형성됨으로써, 활성영역(40)의 수평부분(H)으로는 정렬오차 마진이 작으나, 수직부분(V)으로는 정렬오차의 마진이 크다. 따라서 셀의 집적화를 이룰 수 있고, 오른쪽 그림에 도시된 것처림 사진식각공정 후의 반도체기판상에 형성된 활성영역(40a)과 게이트 도전층(42a)은 레이아웃(layout) 상의 패턴(제4도의 a도)과 비교해 볼 때, 3차원 효과의 영향을 거의 받지 않았음을 알 수 있다. 이상 개략적으로본 발명에 의한 에스 렘 셀이 종래 기술에 의한 것과 다른점을 제4도를 참조하여 약술하였다.

지금부터 본 발명의 제1 실시예에 의해 형성된 에스 렘 셀을 상세하게 설명한다.

제6도는 본 발명의 제1 실시예에 의한 에스 렘 셀의 평면도이다. 구체적으로, 동도를 참조하면 본 발명의 제1 실시예에 의한 에스 렘 셀은 그게 네 부분으로 나뉘어 형성된 활성영역(50a, 50b, 50c 및 50d)과 필드영역(52), 상기 활성영역(50a, 50b, 50c 및 50d)을 서로 연결하는 제1 및 제2 게이트 도전층(54a, 54b)과 워드라인(56), 비트라인(72)과 제1 및 제2 상호연결라인(66a, 66b) 및 Vss라인 (68)을 구비한다.

더욱 상세하게 설명하면, 상기 활성영역(50a, 50b, 50c 및 50d)은 셀은 상부 및 하부에서 각각 좌·우 대칭적으로 구성되며 네부분으로 구성된다. 이중 50a는 L자형으로 상기 반도체기판의 N웰 좌측에 형성되어 있고, 제1 활성영역이라 한다. 50b는 상기 제1 활성영역(50a)의 거울상으로 상기 N웰의 우측에 일정간격을 두고 형성되어 있다(이것을 제2 활성영역이라 한다). 계속해서 상기 활성영역(50a, 50b, 50c, 및 50d)중 50c는 자형으로 상기 P웰의 좌측에 형성되어 있고, 제3 활성영역이라 한다. 마지막으로 50d는 상기 제3 활성영역(50c)의 거울상으로 상기 P웰의 우측에 형성되어 있다(이것을 제4 활성영역이라 한다).

상기 제3 및 제4 활성영역(50c, 50d)의 수평부분 상에는 풀 다운 트랜지스터가 형성되고 수직부분 상에는 패스 트랜지스터가 형성된다.

상기 제1 및 제2 게이트 도전층(54a, 54b)은 두가지 기능을 갖는데 그 첫째가 상기 제1, 제2, 제3 및 제4 활성영역(50a, 50b, 50c, 및 50d)에 형성되는 트랜지스터의 게이트전극이 되는 것이고, 그 두 번째가 상기 활성영역(50a, 50b, 50c, 및 50d)상에 형성되는 트랜지스터를 본 발명에 의한 에스 렘 셀의 목적에 맞게 연결하는 라인이 되는것이다. 상기 제1 게이트도전층은 상기 제1 및 제3 활성영역(50a, 50c)의 수평한 부분을 세로로 형성되어서 게이트전극을 형성하고, 상기 제2 활성영역(50b)의 수평부분의 일부를 연결한다. 상기 제2 게이트 도전층(54b)은 상기 제2 및 제4 활성영역(50b, 50d)의 수평한 부분의 가운데에 형성되어서 게이트전극을 형성하고, 상기 제3 활성영역(50c)의 일부를 연결한다.

상기 워드라인(56)은 상기 제1 및 제2 게이트 도전층(54a, 54b)과 동시에 구성한다. 그리고 상기 워드라인(56)은 상기 제3 및 제4 활성영역(50c, 50d)의 수직한 부분을 지난다.

상기 상호연결라인(66a, 66b) 중 66a(이것을 제1 상호연결라인 이라 한다)는 상기 제1 및 제3 활성영역(50a, 50c)에 형성된 콘택(58a, 60a)을 연결하는 형 라인(66a)이다. 66b(이것을 제2 상호연결라인이라 한다)은 상기 제2 및 제4 활성영역(50b, 50d)에 형성된 콘택(58b, 60b)을 연결하는 형 제2 상호연결라인(66b)이다.

상기 Vss라인(68)은 상기 워드라인(56)을 따라 그 위로 형성되고, 상기 제3 및 제4 활성영역(50c, 50d)의 양 가장자리에 형성된 Vss콘택(66)에 연결되어 H자형으로 구성된다.

상기 비트라인(72)은 상기 Vcc라인 (74)과 함께 형성된다. 또한 상기 비트라인(72)은 상기 반도체기판의 중앙을 세로로 가로질러 비트라인 콘택(70)에 연결된다. 상기 Vcc라인(74)은 좌·우 가장자리에서 세로로 형성되어 있다.

이와 같은 구성을 갖는 본 발명의 제1 실시예에 의한 에스 렘 셀을 제조단계별로 구분하여 설명하고자 한다.

제7도 내지 제12도는 본 발명의 제1 실시예에 의한 에스 렘 셀의 제조단계별 평면도이다.

아래 각 도에서 (a) 도는 각 단계에서 형성되는 라인만을 도시한 평면도이고, (b)는 해당하는 단계까지 형성된 라인들을 전부도시한 평면도이다.

제7도는 N웰과 P웰로 구성된 반도체기판을 도시한다. 동도에서는 반도체기판 상부에는 N웰(78)이 하부에는 P웰(80)이 형성되어 있다. 그리고 82는 필드영역이다.

제8도는 활성영역(84a, 84b, 84c 및 84d)을 도시한다. 구체적으로 설명하면, 상기 P웰(80)에 NMOS트랜지스터를 형성하기 위한 N형의 불순물이 주입된 활성영역(84c : 이것을 제3 활성영역이라 한다)은 ㄱ자 형태로 P웰(80)의 좌측에 형성되어 상기 P웰(80)의 가로방향으로형성된 풀 다운 트랜지스터 형성영역(T3)과 상기 P웰(80)의 세로방향으로 형성된 패스 트랜지스터 형성영역(T5)과 상기 풀 다운 트랜지스터 형성영역(T3)과 상기 패트다운 트랜지스터 형성영역(T5)이 만나는 영역의 N형 노드(node : N1)와 상기 풀 다운 트랜지스터의 형성영역(T3)의 왼쪽끝부분의 Vss 콘택영역(S1)으로 구성된다. 상기 P웰의 우측에 형성된 상기반도체기판 중앙을 중심으로 상기 제3 활성영역(84c)의 거울상인 활성영역(84d : 이것을 제4 활성영역이라 한다)은 상기 셀의 가로방향으로 형성된 다른하나의 패스트랜지스터 형성영역(T6)과 상기 다른 하나의 풀 다운 트랜지스터 형성영역(T4)과 상기 다른 하나의 패스 트랜지스터 형성영역(T6)이 만나는 영역의 다른 하나의 N형 노드(N2)와 상기 다른 하나의 풀 다운 트랜지스터 형성영역(T4)의 오른쪽 끝 부분의 다른 하나의 Vss 콘택영역(S2)으로 구성된다. 상기 제3 및 제4 활성영역(84c, 84d)은 일정간격 떨어져서 형성되어 있다.

상기 셀의 상부에는 PMOS 트랜지스터를 형성하기 위한 P형의 불순물이 주입된 활성여역(84a : 이것을 제1 활성영역이라 한다)이 N웰(78)의 좌측에 ㄴ자 모양으로 형성되어 있다. 상기 제1 활성영역(84a)은 N웰(78)의 가로방향으로 형성된 풀 업 트랜지스터 형성영역(T1)과 N웰(78)의 세로방향으로 형성된 Vcc콘택영역(C1)과 풀업 트랜지스터의 오른쪽 부분에 형성된 P형 노드(P1)를 구비한다. N웰(78)의 우측에는 상기반도체기판의 중심을 중심으로 N웰(78)의 제1 활성영역(84a)과 대칭적인 활성영역(84b : 이것을 제2 활성영역이라 한다)이 형성되어 있다. 상기 제2 활성영역(84b)은 N웰(78)의 가로방향으로 형성된 다른 하나의 풀 업 트랜지스터의 활성영역(T2)과 N웰(78)의 세로방향으로 형성된 다른 하나의 Vcc 콘택영역(C2), 상기 다른 하나의 풀 업 트랜지스터의 왼쪽 끝 부분에 다른 하나의 P형 노드(P2)를 구비한다. 상기 N웰(78) 좌·우에 형성된 제1 및 제2 활성영역(84a, 84b)은 그 사이에 일정한 간격을 갖도록 형성되어 있다.

제9도는 게이트 도전층(86a, 86b) 및 워드라인(87)을 도시한다. 구체적으로 동도의 (a)도를 참조하면, P웰(80) 하부에는 워드라인(87)이 형성되어 있는데, 이 워드라인(87)은 (b)에 도시된 바와 같이 상기 패스 트랜지스터 형성영역(T5,T6)을 가로지르도록 형성되어 있다. 상기 워드라인(87)과 일정간격 떨어진 셀의 위쪽에는 벌크(bulk) 트랜지스터를 형성하기 위한 게이트 도전층(86a, 86b)이 형성되어 있다. 상기 게이트 도전층(86a, 86b)은 도시된 바와 같이 두 부분으로 나누어져 형성되어 있다. 상기 두 부분의 게이트 도전층(86a, 86b)중 하나의게이트 도전층(86a : 이것을 제1 게이트 도전층이라 한다)은 상기 반도체 기판의 좌측에 y자 모양으로 상기 N형 불순물이 주입된 제3 활성영역(84c)중 풀 다운 트랜지스터 형성영역(T3)과 P형 불순물이 주입된 제1 활성영역(84a)중 풀 업 트랜지스터 형성영역(T1)에 직각으로 형성되어 있고 상기 다른 하나의 P형 노드(P2)에 연결되어 있다. 상기 다른 하나의 게이트 도전층(86b : 이것을 제2 게이트 도전층 이라 한다)은 상기 반도체기판의 중앙을 중심으로 하여 시계방향으로 상기 제1 게이트 도전층(86a)을 180°회전한 모양으로서, 반도체기판의 우측에 형성되어 있다. 상기 제2 게이트 도전층(86b)은 N형 노드(N1)에 연결되고 상기 다른 풀 다운 트랜지스터 형성영역(T4)과 상기 다른 패드 트랜지스터 행성영역(T2) 직각으로 형성되어 있다.

상기 제1 및 제2 게이트 도전층(86a, 86b)은 다결정실리콘(이것을 제1 다결정실리콘층이라 한다)이다.

제10도는 콘택을 도시한다. 구체적으로, 동도의 (a)도를 참조하여 콘택이 형성된 부분을 부면, 상기 반도체기판의 P형 노드(제8도의 P1, P2) 영역에 형성된 콘택(P3, P4)과 N형 노드(제8도의 N1, N2) 영역에 형성된 콘택(N3, N4) 및 상기 Vss 영역(제8도의 S1, S2)에 형성된 콘택(VS1, VS2)이 형성되어 있다.

제11도는 Vss 라인(88) 및 상호 연결라인(90a, 90b)을 도시한다. 구체적으로, 동도의 (a)도에는 Vss라인(88)과 상호 연결라인(90a, 90b)만 도시하였는데 동도의 (b)도를 참조하면, 상기 상호연결라인(90a, 90b)은 반도체기판의 세로방향으로 상기 제1 및 제3 활성영역(84a, 84c)의 N형 및P형 노드(제8도의 N1,P1)에 형성된 콘택(제10도의 P3,N3)을 연결하는 것(이것을 제1상호연결라인이라 한다)과 상기 제2 및 제4 활성영역(84b,84d)의 N형 및 P형 노드(제8도의 N2, P2)에 형성된 콘택(제10도의 P3, N3)을 연결하는 것(이것을 제2 상호 연결라인이라 한다)으로 이루어진다. 상기 Vss라인(88)은 상기 제1 및 제2 상호 연결라인(90a, 90b)과 동시에 형성된 것으로 상기 Vss라인(88)은 상기 P웰 QKS도체기판 하부에서 가로방향으로 H자형으로 구성되며 상기 N형 불순물이 주입된 활성영역(84c, 84d)에 형성된 상기 Vss 콘택(VS1, VS2)을 연결한다. 이 경우 상기 Vss라인(88)은 상기 셀DP 인접한 다른 셀의 VSS라인(도시되지 않음)과 연결되어서 낮은 Vss라인 저항을 갖는다. 상기 제1 및 제2 상호 연결라인(90a, 90b)과 상기 Vss 콘택(VS1, VS2)은 동일한 도전층으로 동시에 구성한다. 본 발명에서는 상기 도전층은 다결정실리콘(이하, 이것을 제2 다결정실리콘이라 한다)이다.

제12도는 비트라인(92, 92a)과 Vcc라인(94a, 94b)을 도시한다. 구체적으로 설명하면, 도시된 바와 같이 동도의 (a)에는 상기 반도체기판의 중앙에 일정한 간격을 두고 세로로 형성되어 있는 비트라인(92, 92a)과 반도체기판의 좌·우측의 가장자리에 형성되고 상기 Vcc콘택(96a, 96b)을 연결하는 Vcc라인(94a, 94b)의 상기 반도체기판 중앙을 중심으로 좌·우 대칭적으로 형성되어 있다. 그리고 (b)에 도시된 바와 같이 상기 비트라인(94a, 94b)은 상기 N형 불순물이 주입된 P웰 하부에 형성된 제3 및 제4 활성영역(84c, 84d)과 그 아래 쪽 끝부분에 콘택(98a, 98b) 되어 있다.

상기 비트라인(92, 92a)과 Vcc라인(94a, 94b)은 동일한 금속층으로 동시에 구성한다.

상술한 본 발명의 제1 실시예에 의하면 상기 두 개의 y자형 게이트 도전층(86a, 86b)이 상기 제3 및 제4 활성영역의 풀 다운 트랜지스터 형성영역(T3, T4)과 직각으로 연결된다. 따라서 반도체기판 상에 형성되는 셀의 가로방향으로는 정렬오차에 대한 마아진이 작지만 세로방향으로는 마이진이 크다(제9도의 (b)도 참조). 따라서 세로 방향으로는 상기 셀에 형성된 각 라인간격을 더 좁게 구현할 수 있고 또한 상기 셀의 가로간격도 종래의 것에 비해서 셀의 활성영역이나 게이트 도전층의 구조가 단순하여 어느 정도까지는 상기 각 라인 간격을 좁게 구현할 수 있다. 결과적으로 셀의 면적을 작게 할 수 있으므로 전체적인 반도체 디바이스의 고 접적도를 크게 할 수 있다.

지금부터는 본 발명의 제2 실시예에 의한 에스 렘 셀을 첨부된 도면을 참조하여 상세하게 설명한다.

제13도는 본 발명의 제2 실시예에 의한 에스 렘 셀의 평면도이다. 구체적으로 도시된 바와 같이 셀 하부에 형성된 ㄱ자형 활성영역(100c, 100d)은 상기 제1 실시예에 의한 에스 렘 셀의 ㄱ자형 활성영역(제6도의 50c)처럼 셀의 가로 부분과 세로 부분이 만나는 부분의 안쪽이 경사를 이루지 않고 직각을 이룬다. 따라서 본 발명의 제2 실시예에 의한 에스 렘 셀은 가로 방향으로의 정렬오차에 의한 마아진이 제1 실시예보다는 크다. 계속해서 동도가 상기 제1 실시예에 의한 에스 렘 셀의 평면도인 제6도와 다른 것은 게이트 도전층(104a, 104b)과 상호연결층(116a, 116b) 및 콘택(110a, 110b)의 추가 등이다. 즉, 상기 게이트 도전층(104a, 104b)은 N웰(94) 및 P웰(98) 상의 필드영역(96)에 각각 ㄱ 및 ㄴ자형 가지를 형성한다. 이렇게 형성된 게이트 도전층(116a, 116b)의 가지에 콘택이 형성되고 상기 제1 실시예에서의 상호 연결층(제11도의 82a, 82b)이 포함하는 콘택에 이 부분을 추가로 포함하는 상호연결층(116a, 116b)이 형성된다. 그 외의 다른 부분은 상기 제1 실시예와 동일하다. 제14도 내지 제19도는 본 발명의 제2실시예에 의한 에스 렘 셀의 제조단계별 평면도이다. 제1실시예와 마찬가지로 아래 각 도에는 a 및 b의 두 개의 평면도가 도시되어 있으며, 뜻하는 바도 제1실시예와 동일하다.

제14도는 반도체기판 상에 한정된 P웰 및 N웰(130, 132)을 도시한다. 구체적으로 반도체기판의 셀 영역을 한정하여 P형 및 N형 불순물을 주입하여 각각 P형 및 N형 웰(130, 132)을 형성한다.

제15도는 활성영역을 도시한다. 구체적으로 동도의 활성영역(134a, 134b, 134c 및 134d)은 상기 제1 실시예의 제8도에 도시된 활성영역(74a∼74d)과 동일한 형태로 형성된다. 도시된 바와 같이 N-MOS가 형성되는 부분(134c)이 P-MOS가 형성되는 부분(134a)과 평행하게 형성되어 있지 않다. 이와 같이 비 대칭(asymetric)적으로 형성한 것은 활성영역 콘택과 게이트 콘택을 연결할 때, 마아진을 좋게하기 위함이다. 그 외의 반도체기판의 N웰(130)의 좌, 우측에 형성된 활성영역(134a, 134b : 이것을 각각 제1 및 제2 활성영역이라 한다.)과 그 위에 형성된 풀 업 트랜지스터 영역(142a, 142b)과 Vcc 콘택영역(143)과 상기 제3 및 제4 활성영역(134c, 134d) 상의 풀 다운 트랜지스터 영역(136a, 136b)과 패스 트랜지스터 영역(138a, 138b)은 동일하다.

또한 상기 제1 및 제2 활성영역에 형성된 P형 노드(node:144a,144b)와 상기 제3 및 제4활성영역(35c, 134d)에 형성된 N형 노드(146a, 146b)와 Vss 콘택영역(147)은 상기 제1 실시예와 동일하므로 설명을 생략한다.

제16도는 게이트 도전층(148a, 148b)과 워드라인(150)을 도시한다. 구체적으로, 게이트 도전층(148a, 148b)은 상기 제1 실시예와 마찬가지로 두부분으로 구성되어 있으며, 그 중 하나(148a : 이것을 제1 게이트 도전층이라 한다)는 상기 제1 활성영역(134a)의 풀 업 트랜지스터 형성영역(142a)과 상기 제3 활성영역(134c)의 풀 다운 트랜지스터 형성영역(136a)을 세로로 형성되어 게이트 전극을 형성하느 부분과 상기 셀 상부의 N웰의 제1 및 제2 활성영역(134a, 134b) 아래의 필드영역(152)에서 우측으로 치우쳐 형성된 ㄱ자형의 가지를 갖고 있다. 상기 나머지 다른 게이트 도전층(148b : 이것을 제2 게이트 도전층이라 한다)은 상기 제1 게이트 도전층(148a)을 상기 반도체기판의 셀 중앙을 중심으로해서 180°회전한 것과 동일하다. 워드라인(150)은 b도에 도시된 바와 같이 상기 제3 및 제4 활성영역(134c, 134d)의 패스 트랜지스터 형성영역(138a, 138b)을 가로지르는 것을 알 수 있다. 상기 제1 및 제2 게이트 도전층(148a, 148b)과 워드라인(150)은 다결정실리콘층(이것을 제1 다결정실리콘이라 한다)으로 이루어진다.

제17도는 콘택을 도시한다. 구체적으로 상기 제1 및 제2 활성영역(134a, 134b)에 형성된 P형 노드(144a, 144b) 및 상기 제3 및 제4 활성영역(134c, 134d)에 형성된 N형노드(146a, 146b)에 형성된 콘택(154, 156)과 상기 제1 게이트 도전층(148a)의 ㄱ자형 및 그 회전대칭부분, 즉 상기 제2 게이트 도전층(148b)의 ㄴ자형 가지 끝부분에 형성된 콘택(158a, 158b) 및 상기 Vss 콘택영역(147)에 형성된 콘택(147a)이 도시되어 있다.

제18도는 상호 연결라인(160a, 160b) 및 Vss라인(162)을 도시한다. 구체적으로 설명하면, 상기 상호연결라인(160a, 160b)은 상기 P형 노드 및 N형 노드에 형성된 콘택(154, 156)을 연결한다. 상기상호 연결라인(160a, 160b)중 한 쪽(160a : 이것을 제1 상호연결라인이라 한다)은 다른 한 쪽(160b : 이것을 제2 상호연결라인 이라 한다)의 180°회전대칭 상이다. Vss 라인(162)의 상기 제1 실시예와 동일하게 구성된다. 즉 그 모양이 H 형이고 상기 반도체기판에 형성된 N 및 P웰(130, 132)의 좌, 우측 상기 Vss 콘택(147)을 연결한다.

상기 제1 및 제2 상호연결라인(160a, 160b)과 Vss 콘택 라인(162)은 상기 제1 및 제2 게이트 도전층(148a, 148b)과 마찬가지로 다결정실리콘층(이것을 제2 다결정실리콘층이라 한다)으로 구성한다.

제19도에는 비트라인(164a, 164b)과 Vcc 콘택라인(166)을 도시한다. (a)도를 참조하면, 상기 비트라인(164a, 164b)중 하나(164a : 이것을 제1 비트라인이라 한다)는 상기 셀의 중앙을 세로로 지나면서 상기 셀의 상, 하부의 P형 및 N형 노드(144a, 144b, 146a, 및 146d) 부분에 형성된 콘택(154, 146)과 상기 제1 및 제2게이트 도전층(148a, 148b)에 형성된 콘택(158a, 158b)중 각각 한 쪽위를 지나 비트라인 콘택(163a, 163b)중 하나에 연결한다. 상기 비트라인(164a, 164b)의 나머지 다른 비트라인(164b : 이것을 제2 비트라인이라 한다)은 상기 콘택의 다른 쪽위를 세로로 지나서 비트라인 콘택(163a, 164b)의 나머지 하나에 연결한다. 상기 콘택(154, 156, 158a 및 158b)은 세로나 가로로 정렬되어 있지 않으므로 상기 제1 및 제2 비트라인(164a, 164b)은 셀의 상부에서 한번 휘어진 모양을 하고 있다. 계속해서 상기 셀의 양 가장자리를 세로로 지나는 상기 Vcc콘택(143)에 연결된 Vcc라인(166)이 형성되어 있다. 상기 제1 및 제2 비트라인(164a, 164b)과 Vcc라인(166)은 동일한 금속층으로 동시에 구성한다.

이상, 본 발명에 의하면, 제1 다결정실리콘층으로 상기 게이트 도전층과 워드라인을 동시에 구성하고, 제2 다결정실리콘층으로 상기 상호연결라인과 Vss 라인을 동시에 구성하며, 한 개의 금속층으로서 비트라인과 Vcc라인을 동시에 구성한다. 따라서 종래의 에스 렘 구조에 비해 단순한 형태의 에스 렘 셀을 구성할 수 있다. 또한 수평부분과 수직부분으로 형성된 활성영역의 수평부분을 게이트전극이 수직하게 지나도록 형성함으로써, 가로 방향으로 정렬오차 마진을 크게 할 수 있다. 따라서 에스 렘 셀의 제조 과정에서 발생하는 3차원 효과를 제거할 수 있고 또한 셀 내의 각 라인간의 스페이서를 작게 할 수 있어 결과적으로 에스 렘 셀의 집적도를 높게 할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시 가능함은 명백하다.

Claims

반도체기판, 상기 반도체기판에 형성된 N웰 및 P웰, 상기 반도체기판의 좌측에 형성된 제1 및 제3 활성영역의 수평부분에 형성되어 게이트전극을 형성하고 상기 N웰의 우측에 형성된 상기 제1 활성영역의 거울상인 제2 활성영역의 수평부분의 끝 부분을 연결하는 제1 게이트 도전층, 상기 제2 활성영역의 수평부분의 가운데 부분과 상기 제3 활성영역의 거울상으로 상기 P웰의 우측에 형성된 제4 활성영역의 수평부분의 가운데 부분에 형성되어 게이트전극을 형성하고 상기 제3 활성영역의 수평부분과 수직부분이 만나는 부분의 일부를 연결하는 제2 게이트 도전층, 상기 제3 및 제4 활성영역의 수직한 부분을 가로지르는 워드라인, 상기 각 웰의 활성영역에 형성된 콘택, 상기 콘택을 세로로 연결하는 ㄴ자형과 ㄱ자형이 마주보는 형태의 상호연결(inter-connection)라인, 상기 P웰에서 H자형으로 형성된 Vss라인, 상기 반도체기판의 중앙 및 가장자리를 각각 세로로 지나는 비트라인 및 Vcc라인을 구비하는 에스 렘 셀에 있어서, 상기 제1 게이트 도전층은 상기 제1 및 제3 활성영역의 수평부분과 직각으로 형성되고, 상기 제2 게이트 도전층은 상기 제2 및 제4 활성영역의 수평부분과 직각으로 형성된 것을 특징으로 하는 에스 렘 셀.
제1항에 있어서, 상기 게이트 도전층 및 워드라인은 동일한 도전층으로 형성된 것을 특징으로 하는 에스 렘 셀.
제2항에 있어서, 상기 동일한 도전층은 다결정실리콘인 것을 특징으로 하는 에스 렘 셀.
제1항에 있어서, 상기 게이트 도전층 및 워드라인은 동시에 형성된 것을 특징으로 하는 에스 렘 셀.
제1항에 있어서, 상기 상호연결층 및 Vss 콘택라인은 동일한 도전층으로 형성된 것을 특징으로하는 에스 렘 셀
제5항에 있어서, 상기 동일한 도전층은 다결정실리콘층인 것을 특징으로 하는 에스 렘 셀.
제1항에 있어서, 상기 상호연결층 및 Vss 콘택라인은 동시에 형성된 것을 특징으로 하는 에스 렘 셀.
제1항에 있어서, 상기 비트라인 및 Vcc 라인은 금속층으로 형성된 것을 특징으로 하는 에스 렘 셀.
제1항에 있어서, 상기 비트라인 및 Vcc 라인은 동시에 형성된 것을 특징으로 하는 에스 렘 셀.
반도체기판, 상기 반도체기판에 형성된 N웰 및 P웰, 상기 반도체기판의 좌측에 형성된 제1 및 제3 활성영역의 수평부분을 지나는 제1 게이트 도전층, 상기 N웰의 우측에 형성된 제2 활성영역의 수평부분의 가운데부분과 상기 제3 활성영역의 거울상이며 상기 P웰의 우측에 형성된 제4 활성영역의 수평부분의 가운데 부분을 지나는 제2 게이트 도전층, 상기 제3 및 제4 활성영역의 수직한 부분을 가로지르는 워드라인, 상기 제1, 제2, 제3 및 제4 활성영역의 수평부분의 끝과 상기 제3 및 제4 활성영역의 수평부분과 수직부분이 만나는 곳과 상기 제1 활성영역과 제3활성영역의 수평과 수직부분이 만나는 곳 및 제2 게이트 도전층에 형성된 콘택을 연결하는 제1 상호연결라인(inter-connection), 상기 제2 활성영역과 제4 활성영역의 수평과 수직부분이 만나는 곳 및 제1 게이트 도전층에 형성된 콘택을 연결하는 제2 상호연결라인(inter-connection), 상기 반도체기판의 중앙 및 가장자리를 각각 세로로 지나는 비트라인 및 Vcc 라인을 구비하는 에스 렘 셀에 있어서, 상기 제1 게이트 도전층은 상기 제1 및 제3 활성영역의 수평부분과 직각으로 형성된 것이고, 상기 제2 게이트 도전층은 상기 제2 및 제4 활성영역의 수평부분과 직각으로 형성된 것을 특징으로 하는 에스 렘 셀.
제10항에 있어서, 상기 제1 및 제2 게이트 도전층과 워드라인은 동일한 도전층으로 형성된 것을 특징으로 하는 에스 렘 셀.
제11항에 있어서, 상기 동일한 도전층은 도핑된 다결정실리콘층인 것을 특징으로 하는 에스 렘 셀.
제10항에 있어서, 상기 제1 및 제2 게이트 도전층과 워드라인은 동시에 구성하는 것을 특징으로 하는 에스 렘 셀.
제10항에 있어서, 상기 제1 및 제2 상호 연결라인과 Vss 라인은 동일한 도전층으로 형성된 것을 특징으로 하는 에스 렘 셀.
제14항에 있어서, 상기 동일한 도전층은 다결정실리콘층 인 것을 특징으로 하는 에스 렘 셀.
제10항에 있어서, 상기 제1 및 제2 상호 연결라인과 Vss라인은 동시에 형성된 것을 특징으로 하는 에스 렘 셀.
제10항에 있어서, 상기 비트라인 및 Vcc라인은 금속층으로 형성된 것을 특징으로 하는 에스 렘 셀.
제17항에 있어서, 상기 비트라인 및 Vcc라인은 동시에 형성된 것을 특징으로 하는 에스 렘 셀.