KR100548593B1 - 에스램 셀 구조 - Google Patents

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Abstract

본 발명은 에스램 셀 구조에 관한 것으로, 종래 에스램 셀 구조는 로드 트랜지스터 및 드라이브 트랜지스터의 게이트와 억세스 트랜지스터의 드레인에 연결되는 배선이 피형 액티브와 엔형 액티브의 사이 기판상에 위치하도록 구성되어, 집적도가 심화되는 경우 두 배선간에 간섭이 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 로드 트랜지스터 및 드라이브 트랜지스터의 게이트와 억세스 게이트의 드레인을 연결하는 두 배선중 일측배선을 그 로드 트랜지스터가 제조되는 엔형 액티브의 상부측에서 다른 로드 트랜지스터의 드레인에 연결시키고 이후의 금속배선으로 억세스 트랜지스터의 드레인에 연결하여, 로드 트랜지스터 및 드라이브 트랜지스터의 게이트와 억세스 트랜지스터의 드레인을 연결하는 두 배선을 분리하여 집적화가 심화되는 경우에도 두 배선간에 간섭을 방지하여 소자의 특성을 향상시키고, 신뢰성을 향상시키는 효과가 있다.

Description

에스램 셀 구조
본 발명은 에스램 셀 구조에 관한 것으로, 특히 내부배선의 구조를 변경하여 디자인 룰(design rule)의 축소시 셀의 내부배선간에 간섭을 줄이는데 적당하도록 한 에스램 셀 구조에 관한 것이다.
일반적으로, 반도체 장치의 집적도가 심화되면서, 동일한 구조의 소자를 연결하는 배선의 구조를 변경하여 최적의 설계를 통해 인접한 배선간의 간섭 또는 여유마진을 확보하는 설계방법이 중요하며, 특히 동일한 신호를 인가받는 반도체 장치의 각 영역을 연결하는 방법이 활발히 개발되고 있다. 이는 공정단계를 간소화 할 뿐만 아니라 소자의 집적도에 직접적인 관련이 있는 것으로, 이와 같은 설계과정에 따른 종래 에스램 셀 구조를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 일반적인 에스램 셀의 회로도로서, 이에 도시한 바와 같이 비트라인(BL)과 반전비트라인(/BL)을 통해 인가되는 신호를 셀 측으로 전송하거나, 셀의 데이터를 비트라인(BL)과 반전비트라인(/BL)을 통해 외부로 출력하는 억세스 트랜지스터(TA1,TA2)와; 로드 트랜지스터(TL1,TL2)와 드라이브 트랜지스터(TD1,TD2)를 포함하는 래치의 구조로 상기 억세스 트랜지스터(TA1,TA2)를 통해 인가된 비트라인(BL)과 반전비트라인(/BL) 측의 신호를 유지하는 셀로 구성된다.
도2a 내지 도2c는 상기와 같은 일반적인 에스램 셀의 배치도로서, 먼저 도2a에 도시된 바와 같이 기판(1)상에 'ㄴ'자형의 엔형 액티브영역(NA1)과 그 엔형 액티브영역(NA1)의 하측으로 소정거리 이격된 위치의 'ㄱ'자형의 피형 액티브영역(PA1)을 배치하고, 그 엔형 액티브(NA1)와 피형 액티브(PA1)의 우측으로 소정거리 이격된 위치의 기판의 가상의 수직선을 중심으로 상기 엔형 액티브(NA1)와 대칭인 엔형 액티브(NA2)와 피형 액티브(PA1)와 대칭인 피형 액티브(PA2)를 배치한다.
그 다음, 도2b에 도시한 바와 같이 상기 피형 액티브(PA1)와 피형 액티브(PA2)를 가로지르는 게이트(G1)를 설계하여, 상기 도1에서의 억세스 트랜지스터(TA2,TA1)의 게이트를 형성하며, 상기 엔형 액티브(NA1)의 곡부와 상기 피형 액티브(PA1)를 가로지르며, 상기 피형 액티브(PA2)의 곡부와도 연결되는 게이트(G2)를 형성하여 상기 도1의 로드 트랜지스터(TL1)와 드라이브 트랜지스터(TD1)의 게이트를 형성함과 아울러 그 게이트와 억세스 트랜지스터(TA1)의 소스를 연결하는 배선을 형성한다.
그리고, 엔형 액티브(NA2)의 곡부와 상기 피형 액티브(PA2)를 가로지르며, 상기 엔형 액티브(NA1)와도 연결되는 게이트(G3)을 형성하여 상기 도1의 로드 트랜지스터(TL2)와 드라이브 트랜지스터(TD2)의 게이트를 형성함과 아울러 그 게이트를 상기 로드 트랜지터(TL1)의 드레인 연결하는 배선을 형성한다.
상기 게이트(G3) 중, 로드 트랜지스터(TL2) 및 드라이브 트랜지스터(TD2)의 게이트를 로드 트랜지스터(TL1)의 드레인에 연결하는 배선은 상기 엔형 액티브(NA2)와 피형 액티브(PA2)의 사이 기판(1) 영역을 지나도록 배치하여 그 형태가 'ㄴ'자형이 된다.
이와 같은 'L'자형의 배선은 상기 게이트(G2) 중 로드 트랜지스터(TL1)와 드라이브 트랜지스터(TD1)의 게이트를 억세스 트랜지스터(TA1)에 연결하는 배선과 인접하게 되며, 소자의 집적도가 향상될수록 그 두 배선간의 이격거리가 좁아지면서 서로 간섭을 일으킬 확률이 높아진다.
그 다음, 도2c에 도시한 바와 같이 전원전압을 로드 트랜지스터(TL1,TL2)에 인가하기 위한 금속배선(M1)과 로드 트랜지스터(TL1)의 드레인과 드라이브 트랜지스터(TD1)의 드레인을 연결하는 금속배선(M2), 로드 트랜지스터(TL2)와 드라이브 트랜지스터(TD2)의 드레인을 각각 연결하는 금속배선(M3)을 형성하고, 각각 상기 드라이브 트랜지스터(TD1,TD2)의 소스에 접지전압을 인가하는 배선(M4,M5)과 상기 억세스 트랜지스터(TA1,TA2)의 소스에 각각 접속되는 비트라인(BL)과 반전비트라인(/BL)을 설계한다.
상기한 바와 같이 종래 에스램 셀 구조는 로드 트랜지스터 및 드라이브 트랜지스터의 게이트와 억세스 트랜지스터의 드레인에 연결되는 배선이 피형 액티브와 엔형 액티브의 사이 기판상에 위치하도록 구성되어, 집적도가 심화되는 경우 두 배선간에 간섭이 발생하거나, 여유마진이 없어 소자의 특성이 열화되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 로드 트랜지스터 및 드라이브 트랜지스터의 게이트와 억세스 트랜지스터의 드레인을 연결하는 배선을 충분히 이격시킬 수 있는 에스램 셀 구조를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 에스램 셀 구조는 반도체 기판과; 상기 반도체 기판에 일측 방향으로 대칭되게 형성되어 각각 제 1 및 제 2 로드 트랜지스터가 배치될 제 1 및 제 2엔형 액티브와; 상기 반도체 기판에 상기 제 1 및 제 2엔형 액티브와 상기 일측 방향과 수직하는 타측 방향으로 이격되어 대칭되게 형성되어 각각 제 1 및 제 2 드라이브 트랜지스터와 제 1 및 제 2 억세스 게이트가 배치될 제 1 및 제 2피형 액티브와; 상기 반도체 기판 상에 상기 제 1엔형 액티브와 제 1피형 액티브와 중첩되게 형성되어 상기 제 1 로드 트랜지스터와 상기 제 1 드라이브 트랜지스터의 게이트를 이루면서 상기 제 2피형 액티브에 연결되는 제 1배선과; 상기 반도체 기판 상에 상기 제 2엔형 액티브와 제 2피형 액티브 와 중첩되게 형성되어 상기 제 2 로드 트랜지스터와 상기 제 2 드라이브 트랜지스터의 게이트를 이루면서 상기 제 1엔형 액티브에 연결되는 제 2배선을 포함하는 에스램 셀 구조에 있어서, 상기 제 1배선의 상기 제 2피형 액티브에 연결되는 부분은 상기 제 1 로드 트랜지스터와 상기 제 1 드라이브 트랜지스터의 게이트를 이루는 부분과 병렬되게 연결되어 상기 제 1 엔형 액티브와 상기 제 1 피형 액티브 사이를 통과하도록 형성되며, 상기 제 2배선의 상기 제 1엔형 액티브에 연결되는 부분은 상기 제 2 로드 트랜지스터의 게이트를 이루는 부분과 직렬되게 연결되어 상기 제 1 배선의 상기 제 2 피형 액티브에 연결되는 부분과 제 2 엔형 액티브를 사이에 두고 형성되며, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3a 내지 도3c는 본 발명 에스램 셀의 배치도로서, 먼저 도3a에 도시한 바와 같이 종래와 동일한 형태로 엔형 액티브(NA1,NA2)와 피형 액티브(PA1,PA2)를 배치한다.
즉, 기판(1) 상에 선택적 불순물 이온주입을 통해 'ㄴ'자형의 엔형 액티브영역(NA1)과 그 엔형 액티브영역(NA1)의 하측으로 소정거리 이격된 위치의 'ㄱ'자형의 피형 액티브영역(PA1)을 배치하고, 그 엔형 액티브(NA1)와 피형 액티브(PA1)의 우측으로 소정거리 이격된 위치의 기판의 가상의 수직선을 중심으로 상기 엔형 액티브(NA1)와 대칭인 엔형 액티브(NA2)와 피형 액티브(PA1)와 대칭인 피형 액티브(PA2)를 배치한다.
그 다음, 도3b에 도시한 바와 같이 상기 피형 액티브(PA1)와 피형 액티브(PA2)를 가로지르는 게이트(G1)를 설계하여, 상기 도1에서의 억세스 트랜지스터(TA2,TA1)의 게이트를 형성하며, 상기 엔형 액티브(NA1)의 곡부와 상기 피형 액티브(PA1)를 가로지르며, 상기 피형 액티브(PA2)의 곡부와도 연결되는 게이트(G2)를 형성하여 로드 트랜지스터(TL1)와 드라이브 트랜지스터(TD1)의 게이트를 형성함과 아울러 그 게이트와 억세스 트랜지스터(TA1)의 소스를 연결하는 배선을 형성한다. 상기에서 게이트(G2)는 로드 트랜지스터(TL1)와 드라이브 트랜지스터(TD1)의 게이트를 이루는 부분과 억세스 트랜지스터(TA1)의 소스와 연결되는 부분이 병렬되게 연결되어 된다. 또한, 게이트(G2)의 억세스 트랜지스터(TA1)의 소스와 연결되는 부분은 제 1 엔형 액티브(NA1)와 제 1 피형 액티브(PA1) 사이를 통과하도록 형성된다.
그리고, 엔형 액티브(NA2)의 곡부와 상기 피형 액티브(PA2)를 가로지르며, 상기 엔형 액티브(NA1)와도 연결되는 게이트(G3)을 형성하여 상기 로드 트랜지스터(TL2)와 드라이브 트랜지스터(TD2)의 게이트를 형성함과 아울러 그 게이트를 상기 로드 트랜지터(TL1)의 드레인 연결하는 배선을 형성한다.
이때, 로드 트랜지스터(TL2) 및 드라이브 트랜지스터(TD2)의 게이트를 로드 트랜지스터(TL1)의 드레인에 연결하는 배선은 종래와 같이 상기 엔형 액티브(NA2)와 피형 액티브(PA2)의 사이 기판(1) 영역을 지나도록 'ㄴ'자형으로 배치하지 않고, 상기 엔형 액티브(NA2)를 지나 그 엔형 액티브(NA2)의 곡부 내의 기판(1) 상부측을 지나며, 상기 두 엔형 액티브(NA1),(NA2)의 사이측에서 엔형 액티브(NA1)에 직렬로 접속되도록 한다.
이와 같이 게이트(G3)는 로드 트랜지스터(TL2) 및 드라이브 트랜지스터(TD2)의 게이트를 이루는 부분과 로드 트랜지스터(TL1)의 드레인에 연결되는 부분이 형태는 종래의 병렬 연결되는 'ㄴ'자형이 아닌 직렬 연결되는 '7'자형으로 형성된다. 이에 의해, 게이트(G3)의 로드 트랜지스터(TL1)의 드레인에 연결되는 부분은 엔형 액티브(NA2)와 피형 액티브(PA2)의 사이에 형성되지 않고 게이트(G2)의 억세스 트랜지스터(TA1)의 소스와 연결되는 부분과 엔형 액티브(NA2)를 사이에 두고 형성되므로 이격 거리가 증가하게 된다.
이에 따라 두 배선은 집적도가 심화되는 경우에도 이격 거리를 충분하게 유지할 수 있으므로 동작시 상호 간섭을 일으킬 확률이 없게 되어 소자의 신뢰성을 확보할 수 있다.
그 다음, 도3c에 도시한 바와 같이 종래와 동일한 형태로, 전원전압을 로드 트랜지스터(TL1,TL2)에 인가하기 위한 금속배선(M1)과 로드 트랜지스터(TL1)의 드레인과 드라이브 트랜지스터(TD1)의 드레인을 연결하는 금속배선(M2), 로드 트랜지스터(TL2)와 드라이브 트랜지스터(TD2)의 드레인을 각각 연결하는 금속배선(M3)을 형성하고, 각각 상기 드라이브 트랜지스터(TD1,TD2)의 소스에 접지전압을 인가하는 배선(M4,M5)과 상기 억세스 트랜지스터(TA1,TA2)의 소스에 각각 접속되는 비트라인(BL)과 반전비트라인(/BL)을 설계한다.
상기한 바와 같이 본 발명 에스램 셀 구조는 로드 트랜지스터 및 드라이브 트랜지스터의 게이트와 억세스 게이트의 드레인을 연결하는 두 배선중 일측배선을 그 로드 트랜지스터가 제조되는 엔형 액티브의 상부측에서 다른 로드 트랜지스터의 드레인에 연결시키고 이후의 금속배선으로 억세스 트랜지스터의 드레인에 연결하여, 로드 트랜지스터 및 드라이브 트랜지스터의 게이트와 억세스 트랜지스터의 드레인을 연결하는 두 배선을 분리하여 집적화가 심화되는 경우에도 두 배선간에 간섭을 방지하여 소자의 특성을 향상시키고, 신뢰성을 향상시키는 효과가 있다.
도1은 일반적인 에스램 셀의 회로도.
도2a 내지 도2c는 종래 에스램 셀의 배치도.
도3a 내지 도3c는 본 발명 에스램 셀의 배치도.
** 도면의 주요 부분에 대한 부호의 설명 **
1:기판 NA1,NA2:엔형 액티브
PA1,PA2:피형 액티브 G1~G3:게이트

Claims (1)

  1. 반도체 기판과; 상기 반도체 기판에 일측 방향으로 대칭되게 형성되어 각각 제 1 및 제 2 로드 트랜지스터가 배치될 제 1 및 제 2엔형 액티브와; 상기 반도체 기판에 상기 제 1 및 제 2엔형 액티브와 상기 일측 방향과 수직하는 타측 방향으로 이격되어 대칭되게 형성되어 각각 제 1 및 제 2 드라이브 트랜지스터와 제 1 및 제 2 억세스 게이트가 배치될 제 1 및 제 2피형 액티브와; 상기 반도체 기판 상에 상기 제 1엔형 액티브와 제 1피형 액티브와 중첩되게 형성되어 상기 제 1 로드 트랜지스터와 상기 제 1 드라이브 트랜지스터의 게이트를 이루면서 상기 제 2피형 액티브에 연결되는 제 1배성과; 상기 반도체 기판 상에 상기 제 2엔형 액티브와 제 2피형 액티브와 중첩되게 형성되어 상기 제 2 로드 트랜지스터와 상기 제 2 드라이브 트랜지스터의 게이트를 이루면서 상기 제 1엔형 액티브에 연결되는 제 2배선을 포함하는 에스램 셀 구조에 있어서,
    상기 제 1배선의 상기 제 2피형 액티브에 연결되는 부분은 상기 제 1 로드 트랜지스터와 상기 제 1 드라이브 트랜지스터의 게이트를 이루는 부분과 병렬되게 연결되어 상기 제 1 엔형 액티브와 상기 제 1 피형 액티브 사이를 통과하도록 형성되며, 상기 제 2배선의 상기 제 1엔형 액티브에 연결되는 부분은 상기 제 2 로드 트랜지스터의 게이트를 이루는 부분과 직렬되게 연결되어 상기 제 1 배선의 상기 제 2피형 액티브에 연결되는 부분과 제 2 엔형 액티브를 사이에 두고 형성되는 것을 특징으로 하는 에스램 셀 구조.
    위치하여 로드 트랜지스터와 드라이브 트랜지스터의 게이트를 형성하며, 그 게이트와 상기 제 1엔형 액티브에 연결되는 제 2배선을 포함하는 에스램 셀 구조에 있어서, 상기 제 1배선은 제 1 및 제 2엔형 액티브와 제 1 및 제 2피형 액티브의 사이영역을 지나 제 2피형 액티브에 연결되며, 제 2배선은 제 2엔형 액티브상을 지나, 제 1엔형 액티브와 제 2엔형 액티브의 사이 측에서 제 1엔형 액티브에 연결되는 것을 특징으로 하는 에스램 셀 구조.
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