JPH0548047A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0548047A JPH0548047A JP23106591A JP23106591A JPH0548047A JP H0548047 A JPH0548047 A JP H0548047A JP 23106591 A JP23106591 A JP 23106591A JP 23106591 A JP23106591 A JP 23106591A JP H0548047 A JPH0548047 A JP H0548047A
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- Japan
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- gate electrode
- layer wiring
- contact hole
- wiring
- semiconductor device
- Prior art date
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ビアホールとコンタクトホールを接続する第
１層配線を不要にして第１層配線の配線制約を低減さ
せ、セル間接続を容易にし、またゲート電極中央部のコ
ンタクトホールの接続を容易にしてゲート電極のＭＯＳ
トランジスタに対する抵抗を減少させ信号伝搬速度を高
速化した基本セルを備えたマスタースライス型半導体装
置を提供する。 【構成】 第１領域１から構成されるＰＭＯＳトランジ
スタと第２領域２から構成されるＮＭＯＳトランジスタ
をそれぞれ１個ずつ共通接続したゲート電極５の中央部
に、ゲート電極５と第１層配線とを接続するコンタクト
ホール６と第１層配線と第２層配線11とを接続するビア
ホール７とを重なるように設けて基本セルを構成し、第
２層配線11をコンタクトホール６とビアホール７を介し
て直接ゲート電極５に接続する。
１層配線を不要にして第１層配線の配線制約を低減さ
せ、セル間接続を容易にし、またゲート電極中央部のコ
ンタクトホールの接続を容易にしてゲート電極のＭＯＳ
トランジスタに対する抵抗を減少させ信号伝搬速度を高
速化した基本セルを備えたマスタースライス型半導体装
置を提供する。 【構成】 第１領域１から構成されるＰＭＯＳトランジ
スタと第２領域２から構成されるＮＭＯＳトランジスタ
をそれぞれ１個ずつ共通接続したゲート電極５の中央部
に、ゲート電極５と第１層配線とを接続するコンタクト
ホール６と第１層配線と第２層配線11とを接続するビア
ホール７とを重なるように設けて基本セルを構成し、第
２層配線11をコンタクトホール６とビアホール７を介し
て直接ゲート電極５に接続する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、特に複
数の基本セルを配列してなるマスタースライス型半導体
装置に関する。
数の基本セルを配列してなるマスタースライス型半導体
装置に関する。
【０００２】
【従来の技術】従来のマスタースライス型の半導体装置
における基本セルの構造は、例えば特開昭５４−９３３
７５号公報等に開示されており、その基本セルのレイア
ウトを図３に概略的に示す。図において、21はソース領
域又はドレイン領域を共有する２個のＰＭＯＳトランジ
スタを構成するＰ型拡散領域、22はソース領域又はドレ
イン領域を共有する２個のＮＭＯＳトランジスタを構成
するＮ型拡散領域、23，24は前記ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタをそれぞれ１個ずつ共通接続し
たゲート電極、25ａ，25ｂ，25ｃ，26ａ，26ｂ，26ｃは
ゲート電極23，24と第１層配線とを接続するコンタクト
ホールである。なお27，28は前記Ｐ型拡散領域21及びＮ
型拡散領域22をそれぞれ横切って配置されている電源配
線及び接地配線である。
における基本セルの構造は、例えば特開昭５４−９３３
７５号公報等に開示されており、その基本セルのレイア
ウトを図３に概略的に示す。図において、21はソース領
域又はドレイン領域を共有する２個のＰＭＯＳトランジ
スタを構成するＰ型拡散領域、22はソース領域又はドレ
イン領域を共有する２個のＮＭＯＳトランジスタを構成
するＮ型拡散領域、23，24は前記ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタをそれぞれ１個ずつ共通接続し
たゲート電極、25ａ，25ｂ，25ｃ，26ａ，26ｂ，26ｃは
ゲート電極23，24と第１層配線とを接続するコンタクト
ホールである。なお27，28は前記Ｐ型拡散領域21及びＮ
型拡散領域22をそれぞれ横切って配置されている電源配
線及び接地配線である。
【０００３】
【発明が解決しようとする課題】ところで、従来のマス
タースライス型の半導体装置の基本セル構成の場合、他
の基本セルとの接続は、ゲート電極23，24の両端にある
コンタクトホール25ａ，25ｃ又は26ａ，26ｃを介して第
１層配線により行われている。そのため両端のコンタク
トホールから各ＭＯＳトランジスタまでのゲート電極2
3，24の抵抗が大きく、回路の信号伝搬速度を低下させ
ていた。この問題を改善するためには、ゲート電極23，
24の中央部にあるコンタクトホール25ｂ，26ｂを他の基
本セルとの接続に用いればよいが、そのためには他の基
本セルから第２層配線を電源配線27又は接地配線28を越
えて配線し、ビアホールを介して第１層配線に接続し、
ゲート電極中央部のコンタクトホール25ｂ，26ｂに接続
するという方法が考えられる。しかしこの方法は、多く
の基本セルの場合、電源配線と接地配線の間の領域はセ
ル内配線としての第１層配線がなされているため、不可
能な場合が多い。
タースライス型の半導体装置の基本セル構成の場合、他
の基本セルとの接続は、ゲート電極23，24の両端にある
コンタクトホール25ａ，25ｃ又は26ａ，26ｃを介して第
１層配線により行われている。そのため両端のコンタク
トホールから各ＭＯＳトランジスタまでのゲート電極2
3，24の抵抗が大きく、回路の信号伝搬速度を低下させ
ていた。この問題を改善するためには、ゲート電極23，
24の中央部にあるコンタクトホール25ｂ，26ｂを他の基
本セルとの接続に用いればよいが、そのためには他の基
本セルから第２層配線を電源配線27又は接地配線28を越
えて配線し、ビアホールを介して第１層配線に接続し、
ゲート電極中央部のコンタクトホール25ｂ，26ｂに接続
するという方法が考えられる。しかしこの方法は、多く
の基本セルの場合、電源配線と接地配線の間の領域はセ
ル内配線としての第１層配線がなされているため、不可
能な場合が多い。
【０００４】本発明は、従来のマスタースライス型半導
体装置における上記問題点を解消するためになされたも
ので、ビアホールとコンタクトホールとを接続する第１
層配線を不要にして配線の制約を低減し、またゲート電
極中央部のコンタクトホールの接続を容易にして、ゲー
ト電極のＭＯＳトランジスタに対する抵抗を減少させ、
回路の信号伝搬速度を高速化したマスタースライス型半
導体装置を提供することを目的とする。
体装置における上記問題点を解消するためになされたも
ので、ビアホールとコンタクトホールとを接続する第１
層配線を不要にして配線の制約を低減し、またゲート電
極中央部のコンタクトホールの接続を容易にして、ゲー
ト電極のＭＯＳトランジスタに対する抵抗を減少させ、
回路の信号伝搬速度を高速化したマスタースライス型半
導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、複数の基本セルを配列してなる
マスタースライス型半導体装置において、前記基本セル
の第１導電型のＭＯＳトランジスタと第２導電型のＭＯ
Ｓトランジスタに共通のゲート電極を設け、該共通ゲー
ト電極上に、該ゲート電極と第１層配線とを接続するコ
ンタクトホールと、第１層配線と第２層配線とを接続す
るビアホールを重ねて設けるものである。
決するため、本発明は、複数の基本セルを配列してなる
マスタースライス型半導体装置において、前記基本セル
の第１導電型のＭＯＳトランジスタと第２導電型のＭＯ
Ｓトランジスタに共通のゲート電極を設け、該共通ゲー
ト電極上に、該ゲート電極と第１層配線とを接続するコ
ンタクトホールと、第１層配線と第２層配線とを接続す
るビアホールを重ねて設けるものである。
【０００６】このように構成した半導体装置において
は、基本セル間を接続するため第２層配線を施すと、ビ
アホール及びコンタクトホールを通して直接ゲート電極
と接続され、ビアホールとコンタクトホールを接続する
ための第１層配線が不要となり、単位セル内の第１層配
線には影響を与えずセル間接続を容易に行うことができ
る。
は、基本セル間を接続するため第２層配線を施すと、ビ
アホール及びコンタクトホールを通して直接ゲート電極
と接続され、ビアホールとコンタクトホールを接続する
ための第１層配線が不要となり、単位セル内の第１層配
線には影響を与えずセル間接続を容易に行うことができ
る。
【０００７】また上記コンタクトホール及びビアホール
を、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳ
トランジスタの間に存在する共通ゲート電極上に設ける
ことにより、ビアホール及びコンタクトホールを介し
て、第２層配線を直接ゲート電極の中央部に接続するこ
とが可能になるため、ゲート電極のＭＯＳトランジスタ
に対する抵抗を減少させることができ、回路の信号伝搬
速度を高速化することが可能となる。また基本セルのゲ
ート電極両端のコンタクト部が不要になるので、これを
除去することにより、ゲート電極に沿った方向の単位セ
ルの寸法を縮小することができる。
を、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳ
トランジスタの間に存在する共通ゲート電極上に設ける
ことにより、ビアホール及びコンタクトホールを介し
て、第２層配線を直接ゲート電極の中央部に接続するこ
とが可能になるため、ゲート電極のＭＯＳトランジスタ
に対する抵抗を減少させることができ、回路の信号伝搬
速度を高速化することが可能となる。また基本セルのゲ
ート電極両端のコンタクト部が不要になるので、これを
除去することにより、ゲート電極に沿った方向の単位セ
ルの寸法を縮小することができる。
【０００８】
【実施例】次に実施例について説明する。図１は、本発
明に係る半導体装置の一実施例の基本セル部分を示す平
面図であり、この実施例は、図３に示した従来の基本セ
ルに本発明を適用したものである。図において、１はソ
ース領域又はドレイン領域を共有する２個のＰＭＯＳト
ランジスタを構成する第１領域、２はソース領域又はド
レイン領域を共有する２個のＮＭＯＳトランジスタを構
成する第２領域であり、これらの領域１，２にはそれぞ
れ電源配線３及び接地配線４が横切るように配置されて
いる。５は前記ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタをそれぞれ１個ずつ共通接続したゲート電極であ
る。そしてゲート電極５の中央部、すなわち第１領域１
と第２領域２の間に存在するゲート電極５の領域には、
ゲート電極５と図示しない第１層配線とを接続するコン
タクトホール６が設けられており、更にこのコンタクト
ホールに重なるように第１層配線と第２層配線とを接続
するビアホール７が設けられている。
明に係る半導体装置の一実施例の基本セル部分を示す平
面図であり、この実施例は、図３に示した従来の基本セ
ルに本発明を適用したものである。図において、１はソ
ース領域又はドレイン領域を共有する２個のＰＭＯＳト
ランジスタを構成する第１領域、２はソース領域又はド
レイン領域を共有する２個のＮＭＯＳトランジスタを構
成する第２領域であり、これらの領域１，２にはそれぞ
れ電源配線３及び接地配線４が横切るように配置されて
いる。５は前記ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタをそれぞれ１個ずつ共通接続したゲート電極であ
る。そしてゲート電極５の中央部、すなわち第１領域１
と第２領域２の間に存在するゲート電極５の領域には、
ゲート電極５と図示しない第１層配線とを接続するコン
タクトホール６が設けられており、更にこのコンタクト
ホールに重なるように第１層配線と第２層配線とを接続
するビアホール７が設けられている。
【０００９】このように構成した基本セルにおいて、図
２に示すように他の基本セルと接続するために第２層配
線11を施すと、この第２層配線11はビアホール７及びコ
ンタクトホール６を通して直接ゲート電極５と接続され
る。このようにして他の基本セルとの接続を行った場
合、従来例のようなビアホールとコンタクトホールを接
続するための第１層配線が不要となり、単位セル内の第
１層配線には影響を与えずに、容易にゲート電極の中央
部に接続することができる。
２に示すように他の基本セルと接続するために第２層配
線11を施すと、この第２層配線11はビアホール７及びコ
ンタクトホール６を通して直接ゲート電極５と接続され
る。このようにして他の基本セルとの接続を行った場
合、従来例のようなビアホールとコンタクトホールを接
続するための第１層配線が不要となり、単位セル内の第
１層配線には影響を与えずに、容易にゲート電極の中央
部に接続することができる。
【００１０】また本発明における基本セルにおいては、
図３に示した従来例と対比することにより明らかなよう
に、ゲート電極の両端のコンタクト部は不要で削除する
ことができるので、ゲート電極に沿った方向の単位セル
の大きさを縮小することができる。なおゲート電極にお
いてコンタクトホール及びビアホールを形成する領域
は、従来に比較して若干大きくなるが、この領域はセル
内部の配線及び基本セルのサイズには影響を与えない。
図３に示した従来例と対比することにより明らかなよう
に、ゲート電極の両端のコンタクト部は不要で削除する
ことができるので、ゲート電極に沿った方向の単位セル
の大きさを縮小することができる。なおゲート電極にお
いてコンタクトホール及びビアホールを形成する領域
は、従来に比較して若干大きくなるが、この領域はセル
内部の配線及び基本セルのサイズには影響を与えない。
【００１１】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、共通ゲート電極上にコンタクトホール
とビアホールとを重なるように設けたので、ビアホール
とコンタクトホールとを接続するための第１層配線が不
要となり、その配線領域が不要となるため第１層配線に
は影響を与えず、第１層配線の制約を少なくしてセル間
接続を容易に行うことができる。またビアホールとコン
タクトホールを共通ゲート電極の中央部に重なるように
設けることにより、ゲート電極のＭＯＳトランジスタに
対する抵抗を減少させ、回路の信号伝搬速度を高速化す
ることができる。
本発明によれば、共通ゲート電極上にコンタクトホール
とビアホールとを重なるように設けたので、ビアホール
とコンタクトホールとを接続するための第１層配線が不
要となり、その配線領域が不要となるため第１層配線に
は影響を与えず、第１層配線の制約を少なくしてセル間
接続を容易に行うことができる。またビアホールとコン
タクトホールを共通ゲート電極の中央部に重なるように
設けることにより、ゲート電極のＭＯＳトランジスタに
対する抵抗を減少させ、回路の信号伝搬速度を高速化す
ることができる。
【図１】本発明に係る半導体装置の一実施例における基
本セルを示す平面図である。
本セルを示す平面図である。
【図２】図１に示した基本セルに第２層配線を施した態
様を示す図である。
様を示す図である。
【図３】従来のマスタースライス型半導体装置の基本セ
ルの構成例を示す図である。
ルの構成例を示す図である。
１ ＰＭＯＳトランジスタを構成する第１領域 ２ ＮＭＯＳトランジスタを構成する第２領域 ３ 電源配線 ４ 接地配線 ５ ゲート電極 ６ コンタクトホール ７ ビアホール 11 第２層配線
Claims (2)
- 【請求項１】 複数の基本セルを配列してなるマスター
スライス型半導体装置において、前記基本セルの第１導
電型のＭＯＳトランジスタと第２導電型のＭＯＳトラン
ジスタに共通のゲート電極を設け、該共通ゲート電極上
に、該ゲート電極と第１層配線とを接続するコンタクト
ホールと、該コンタクトホールと重なって配置される第
１層配線と第２層配線とを接続するビアホールを設けた
ことを特徴とする半導体装置。 - 【請求項２】 前記コンタクトホール及びビアホール
は、前記基本セルの第１導電型のＭＯＳトランジスタと
第２導電型のＭＯＳトランジスタの間に存在する共通ゲ
ート電極領域に設けられていることを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23106591A JPH0548047A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23106591A JPH0548047A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548047A true JPH0548047A (ja) | 1993-02-26 |
Family
ID=16917739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23106591A Withdrawn JPH0548047A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548047A (ja) |
-
1991
- 1991-08-20 JP JP23106591A patent/JPH0548047A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |