JPH03283566A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03283566A JPH03283566A JP2084193A JP8419390A JPH03283566A JP H03283566 A JPH03283566 A JP H03283566A JP 2084193 A JP2084193 A JP 2084193A JP 8419390 A JP8419390 A JP 8419390A JP H03283566 A JPH03283566 A JP H03283566A
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- JP
- Japan
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- gate
- layer polysilicon
- polysilicon gate
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はソース・ドレイン経路が直列に接続された複数
の電界効果トランジスタを含む半導体装置に関する。
の電界効果トランジスタを含む半導体装置に関する。
［従来の技術］
第２図は５人力ナンド回路の回路図、第３図は従来の半
導体装置における５人力ナンド回路のレイアウト図、？
Ｊ”、４図は第３図のＡ−Ａ線に沿うデバイス断面図で
ある。
導体装置における５人力ナンド回路のレイアウト図、？
Ｊ”、４図は第３図のＡ−Ａ線に沿うデバイス断面図で
ある。
第２図の５人力ナンド回路はソース・ドレイン経路が直
列接続されたＮＭＯ５（Ｎチャネル電界効果）トランジ
スタ９〜１３と、これらの各ＮＭＯ３）ランジスタ９〜
１３と併列接続されたＰＭＯ３（Ｐチャネル電界効果）
トランジスタ１４〜１８とで構成されており、電源電圧
ＶＤＤとグランドＧＮＤとの間で動作する。入力信号は
ＩＮ１〜ＩＮＳの５つであり、ＰＭＯＳトランジスタ１
４〜１８のトレインとＮＭＯＳトランジスタ９のドレイ
ンとの共通接続点から出力信号ＯＵＴが得られる。
列接続されたＮＭＯ５（Ｎチャネル電界効果）トランジ
スタ９〜１３と、これらの各ＮＭＯ３）ランジスタ９〜
１３と併列接続されたＰＭＯ３（Ｐチャネル電界効果）
トランジスタ１４〜１８とで構成されており、電源電圧
ＶＤＤとグランドＧＮＤとの間で動作する。入力信号は
ＩＮ１〜ＩＮＳの５つであり、ＰＭＯＳトランジスタ１
４〜１８のトレインとＮＭＯＳトランジスタ９のドレイ
ンとの共通接続点から出力信号ＯＵＴが得られる。
従来の半導体装置では、上述の５人力ナンド回路は、第
３図のように集積されている。すなわち、ＰＭＯ３）ラ
ンジスタ１４〜１８は、Ｐ３拡散層１６とポリシリコン
ゲート９とで構成されており、ＮＭＯ３Ｉ−ランジスタ
９〜１３は、Ｎ１拡散層１０〜ｌ５とポリシリコンゲー
ト９とで構成されている。
３図のように集積されている。すなわち、ＰＭＯ３）ラ
ンジスタ１４〜１８は、Ｐ３拡散層１６とポリシリコン
ゲート９とで構成されており、ＮＭＯ３Ｉ−ランジスタ
９〜１３は、Ｎ１拡散層１０〜ｌ５とポリシリコンゲー
ト９とで構成されている。
電源電圧ＶＤＤ、グランドＧＮＤ、出力ＯＵＴは、それ
ぞれ金属配線１７．１９．１８を介して供給あるいは導
出されている。
ぞれ金属配線１７．１９．１８を介して供給あるいは導
出されている。
ＮＭＯＳ）ランジスタ９〜１３は、第４図に示されるよ
うに、Ｐ型基板１内に形成されている。基板１主面には
選択酸化（ＬＯＧＯ５）を用いてフィールド酸化膜３が
形成されており、各ゲートはポリシリコンゲート９とな
っており、ポリシリコンゲート９は、極薄いゲート酸化
膜４により基板１の表面と電気的に分離されている。
うに、Ｐ型基板１内に形成されている。基板１主面には
選択酸化（ＬＯＧＯ５）を用いてフィールド酸化膜３が
形成されており、各ゲートはポリシリコンゲート９とな
っており、ポリシリコンゲート９は、極薄いゲート酸化
膜４により基板１の表面と電気的に分離されている。
［発明が解決しようとする課８］
第３図、第４図のようなレイアウト配置、デバイス構造
では、ＮＭＯＳトランジスタ１０〜１２のソース、ドレ
インにおいてコンタクト領域を設ける必要がないにもか
かわらず、Ｎ３型拡散層１１〜１４が形成されており、
このために専有幅がＬｌと大きくなり、また、直列経路
内に抵抗Ｒ１〜Ｒ４が介在するため回路の高速化が図れ
ないという問題点がある。
では、ＮＭＯＳトランジスタ１０〜１２のソース、ドレ
インにおいてコンタクト領域を設ける必要がないにもか
かわらず、Ｎ３型拡散層１１〜１４が形成されており、
このために専有幅がＬｌと大きくなり、また、直列経路
内に抵抗Ｒ１〜Ｒ４が介在するため回路の高速化が図れ
ないという問題点がある。
［課題を解決するための手段］
本発明の半導体装置は、
ソース・ドレイン経路が直列に接続された複数の電界効
果トランジスタを含む半導体装置において、 前記複数の電界効果トランジスタのうち、電極コンタク
ト領域を形成する必要のないトランジスタのゲート電極
が、該ゲート電極の印加電圧により形成されるチャネル
がそれぞれ連続するように極めて近接して配置され、キ
ャリアの移動が該チャネルの形成／非形成のみで制御さ
れることを特徴とする。
果トランジスタを含む半導体装置において、 前記複数の電界効果トランジスタのうち、電極コンタク
ト領域を形成する必要のないトランジスタのゲート電極
が、該ゲート電極の印加電圧により形成されるチャネル
がそれぞれ連続するように極めて近接して配置され、キ
ャリアの移動が該チャネルの形成／非形成のみで制御さ
れることを特徴とする。
［作 用］
各ゲートを極めて近接して配置し、余分な拡散層を排除
することにより、専有面積の削減および低抵抗化が図れ
る。
することにより、専有面積の削減および低抵抗化が図れ
る。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の半導体装置の一実施例
の製造工程におけるデバイス断面図である。
の製造工程におけるデバイス断面図である。
本実施例が製造される工程を順をおって説明する。
まず、第１図（ａ）に示されるようにゲート酸化膜４上
に第２層ポリシリコンな成長させ、フォトリソグラフィ
技術により加工して第１層ポリシリコンゲート５が形成
される。次に、例えば、熱酸化することにより第１層ポ
リシリコンゲート５の表面に数１００人の酸化膜６を形
成する。次に、第２層ポリシリコンを成長させ、フォト
リソグラフィ技術により加工し、第２層ポリシリコンゲ
ート７を形成する。この第２層ポリシリコンゲート７は
、第１層ポリシリコンゲート５の間にパターニングされ
る（第１図（Ｃ））。このパターニングの際、第２層ポ
リシリコンゲート７のリソグラフィのマスク寸法は、第
１層ポリシリコンゲート５の間隔より数ｌθ％大きめに
することによりパターニングの際のずれの影響を押えら
れる。また、前工程で形成した数１００人の熱酸化膜等
の絶縁膜によって、第１層ポリシリコンゲート５と第２
層ポリシリコンゲート７はショートせず、かつ数１００
人の間隔で作れる。次に、第１層ポリシリコンゲート５
と第２層ポリシリコンゲート７とをマスクとして、いわ
ゆる自己整合でヒ素やリン等のイオンを注入し、さらに
熱拡散を行ない、Ｎ９の拡散層１０．１５を形成する。
に第２層ポリシリコンな成長させ、フォトリソグラフィ
技術により加工して第１層ポリシリコンゲート５が形成
される。次に、例えば、熱酸化することにより第１層ポ
リシリコンゲート５の表面に数１００人の酸化膜６を形
成する。次に、第２層ポリシリコンを成長させ、フォト
リソグラフィ技術により加工し、第２層ポリシリコンゲ
ート７を形成する。この第２層ポリシリコンゲート７は
、第１層ポリシリコンゲート５の間にパターニングされ
る（第１図（Ｃ））。このパターニングの際、第２層ポ
リシリコンゲート７のリソグラフィのマスク寸法は、第
１層ポリシリコンゲート５の間隔より数ｌθ％大きめに
することによりパターニングの際のずれの影響を押えら
れる。また、前工程で形成した数１００人の熱酸化膜等
の絶縁膜によって、第１層ポリシリコンゲート５と第２
層ポリシリコンゲート７はショートせず、かつ数１００
人の間隔で作れる。次に、第１層ポリシリコンゲート５
と第２層ポリシリコンゲート７とをマスクとして、いわ
ゆる自己整合でヒ素やリン等のイオンを注入し、さらに
熱拡散を行ない、Ｎ９の拡散層１０．１５を形成する。
この場合、第１層ポリシリコンゲート５と第２層ポリシ
リコンゲート７の間は、イオン打ち込みがおこなわれな
いので、拡散領域は形成されない（第１図（ｄ））。以
−ＦはＭＯＳＦＥＴのＮ型トランジスタの場合を説明し
たが、Ｐ型トランジスタの場合も同様にイオン打ち込み
等の条件を変えることにより製造可能であることはいう
までもない。
リコンゲート７の間は、イオン打ち込みがおこなわれな
いので、拡散領域は形成されない（第１図（ｄ））。以
−ＦはＭＯＳＦＥＴのＮ型トランジスタの場合を説明し
たが、Ｐ型トランジスタの場合も同様にイオン打ち込み
等の条件を変えることにより製造可能であることはいう
までもない。
以上の工程により形成された半導体装置は、第１図（ｄ
）に示されるように５つのポリシリコンゲートが極めて
近接して配置され、第４図における拡散層１１−１４が
存在せず、これにより専有幅はＬ２となって従来例と比
べて縮小され、また、低抵抗化されている。
）に示されるように５つのポリシリコンゲートが極めて
近接して配置され、第４図における拡散層１１−１４が
存在せず、これにより専有幅はＬ２となって従来例と比
べて縮小され、また、低抵抗化されている。
［発明の効果］
以上説明したように本発明は、ゲート電極間隔をゲート
電極下の絶縁膜と同程度の厚さで作ることにより、回路
の縮小化ができ、また、余分な拡散層のない分、低抵抗
となる効果がある。
電極下の絶縁膜と同程度の厚さで作ることにより、回路
の縮小化ができ、また、余分な拡散層のない分、低抵抗
となる効果がある。
また、反転層のみでゲート電極下の伝導層をつなぐこと
はゲート電極間隔が数１００Å以下のため何ら問題とな
らず、安定した動作が保障される。
はゲート電極間隔が数１００Å以下のため何ら問題とな
らず、安定した動作が保障される。
第１図（ａ）〜（ｄ）は本発明の半導体装置の一実施例
の各工程における断面図、第２図は５人力ナンド回路の
回路図、第３図は従来例における５人力ナンド回路のレ
イアウト図、第４図は第３図のＡ−Ａ線に沿う断面図で
ある。 １・・・基板、 ３・・・フィールド酸化膜。 ４・・・ゲート酸化膜、 ５・・・第１層ポリシリコンゲート、 ６・・・酸化膜、 ７・・・第２層ポリシリコンゲート、 １０゜ ＋５・・・Ｎ＋ 拡散層。
の各工程における断面図、第２図は５人力ナンド回路の
回路図、第３図は従来例における５人力ナンド回路のレ
イアウト図、第４図は第３図のＡ−Ａ線に沿う断面図で
ある。 １・・・基板、 ３・・・フィールド酸化膜。 ４・・・ゲート酸化膜、 ５・・・第１層ポリシリコンゲート、 ６・・・酸化膜、 ７・・・第２層ポリシリコンゲート、 １０゜ ＋５・・・Ｎ＋ 拡散層。
Claims (1)
- 【特許請求の範囲】 １、ソース・ドレイン経路が直列に接続された複数の電
界効果トランジスタを含む半導体装置において、 前記複数の電界効果トランジスタのうち、電極コンタク
ト領域を形成する必要のないトランジスタのゲート電極
が、該ゲート電極の印加電圧により形成されるチャネル
がそれぞれ連続するように極めて近接して配置され、キ
ャリアの移動が該チャネルの形成／非形成のみで制御さ
れることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084193A JPH03283566A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084193A JPH03283566A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283566A true JPH03283566A (ja) | 1991-12-13 |
Family
ID=13823638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084193A Pending JPH03283566A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283566A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100237868B1 (ko) * | 1995-12-28 | 2000-01-15 | 아베 아키라 | 전계효과트랜지스터 및 그의 구동방법 |
| JP2005531934A (ja) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | 複数のゲートレイヤを用いて論理要素を製造する技術 |
| JP2012222273A (ja) * | 2011-04-13 | 2012-11-12 | Lapis Semiconductor Co Ltd | 半導体集積回路、半導体集積回路の製造方法及び信号処理装置 |
-
1990
- 1990-03-30 JP JP2084193A patent/JPH03283566A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100237868B1 (ko) * | 1995-12-28 | 2000-01-15 | 아베 아키라 | 전계효과트랜지스터 및 그의 구동방법 |
| JP2005531934A (ja) * | 2002-07-02 | 2005-10-20 | サンディスク コーポレイション | 複数のゲートレイヤを用いて論理要素を製造する技術 |
| JP2012222273A (ja) * | 2011-04-13 | 2012-11-12 | Lapis Semiconductor Co Ltd | 半導体集積回路、半導体集積回路の製造方法及び信号処理装置 |
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