JPH08227900A - 半導体装置 - Google Patents
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- JPH08227900A JPH08227900A JP7032175A JP3217595A JPH08227900A JP H08227900 A JPH08227900 A JP H08227900A JP 7032175 A JP7032175 A JP 7032175A JP 3217595 A JP3217595 A JP 3217595A JP H08227900 A JPH08227900 A JP H08227900A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】エピタキシャル層の膜厚のバラツキにより特性
が影響されず、ＬＳＩ形成の基板の不純物濃度に関係な
く所定の空乏層の伸長による所望するする相互コンダク
タンスが得られ、オン電流により他の回路素子に悪影響
を及ぼさず、かつバラツキを小にして所定のチャネル形
状が得られる接合型ＦＥＴを具備した半導体装置を提供
する。 【構成】Ｎ型の半導体層２と、半導体層２の表面より内
部に形成されたＮ型のソース拡散層３と、ソース拡散層
３よりＸ方向に離間した位置に半導体層２の表面より内
部に形成されたＮドレイン拡散層４と、ソース拡散層３
とドレイン拡散層４との間において、Ｙ方向に配列され
たＰ型の複数の単位ゲート拡散層５Ｓから構成されたＰ
型のゲート拡散層とを具備し、単位ゲート拡散層間の半
導体層２の箇所がチャネル領域６となっている接合型Ｆ
ＥＴを有する半導体装置。
が影響されず、ＬＳＩ形成の基板の不純物濃度に関係な
く所定の空乏層の伸長による所望するする相互コンダク
タンスが得られ、オン電流により他の回路素子に悪影響
を及ぼさず、かつバラツキを小にして所定のチャネル形
状が得られる接合型ＦＥＴを具備した半導体装置を提供
する。 【構成】Ｎ型の半導体層２と、半導体層２の表面より内
部に形成されたＮ型のソース拡散層３と、ソース拡散層
３よりＸ方向に離間した位置に半導体層２の表面より内
部に形成されたＮドレイン拡散層４と、ソース拡散層３
とドレイン拡散層４との間において、Ｙ方向に配列され
たＰ型の複数の単位ゲート拡散層５Ｓから構成されたＰ
型のゲート拡散層とを具備し、単位ゲート拡散層間の半
導体層２の箇所がチャネル領域６となっている接合型Ｆ
ＥＴを有する半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に接合型ＦＥＴに関する。
に接合型ＦＥＴに関する。
【０００２】
【従来の技術】図６（Ａ）は従来の接合型ＦＥＴを示す
平面図であり、図６（Ｂ）は図６（Ａ）のＣ−Ｃ部の断
面図である。
平面図であり、図６（Ｂ）は図６（Ａ）のＣ−Ｃ部の断
面図である。
【０００３】Ｐ型基板２１上に膜厚３μｍ程度のＮ型エ
ピタキシャル層２２を成長させた後、Ｐ型基板２１に達
するＰ+ 型絶縁分離層２８を形成して接合型ＦＥＴを形
成する素子領域を区画し取り囲む。
ピタキシャル層２２を成長させた後、Ｐ型基板２１に達
するＰ+ 型絶縁分離層２８を形成して接合型ＦＥＴを形
成する素子領域を区画し取り囲む。
【０００４】Ｎ型エピタキシャル層２２の素子領域の表
面から内部にＮ+ 型ソース拡散層２３およびＮ+ 型ドレ
イン拡散層２４が形成され、ソース電極２９およびドレ
イン電極３０が絶縁膜３６に設けられたソースコンタク
ト孔３２およびドレインコンタクト孔３３を通してＮ+
型ソース拡散層２３およびＮ+ 型ドレイン拡散層２４に
それぞれ接続形成されている。また、また、Ｎ+ 型ソー
ス拡散層２３とＮ+ 型ドレイン拡散層２４の間にゲート
電極３１にゲートコンタクト孔３４を通して接続された
Ｐ+ 型ゲート拡散層２５が表面から内部に形成されてい
る。
面から内部にＮ+ 型ソース拡散層２３およびＮ+ 型ドレ
イン拡散層２４が形成され、ソース電極２９およびドレ
イン電極３０が絶縁膜３６に設けられたソースコンタク
ト孔３２およびドレインコンタクト孔３３を通してＮ+
型ソース拡散層２３およびＮ+ 型ドレイン拡散層２４に
それぞれ接続形成されている。また、また、Ｎ+ 型ソー
ス拡散層２３とＮ+ 型ドレイン拡散層２４の間にゲート
電極３１にゲートコンタクト孔３４を通して接続された
Ｐ+ 型ゲート拡散層２５が表面から内部に形成されてい
る。
【０００５】Ｎ+ 型ソースおよびドレイン拡散層２３，
２４はこの接合型ＦＥＴの要求される耐圧（例えば１０
Ｖ）を満たすように、Ｐ+ 型絶縁分離層２８、Ｐ+ 型ゲ
ート拡散層２５およびＰ型基板２１からのそれぞれの距
離が決められている。
２４はこの接合型ＦＥＴの要求される耐圧（例えば１０
Ｖ）を満たすように、Ｐ+ 型絶縁分離層２８、Ｐ+ 型ゲ
ート拡散層２５およびＰ型基板２１からのそれぞれの距
離が決められている。
【０００６】Ｎ+ 型ソース拡散層２３とＮ+ 型ドレイン
拡散層２４とを分離するように両者間に形成されたＰ+
型ゲート拡散層２５の深さは、この接合型ＦＥＴの性能
を左右する重要なファクターであり、深くすればＮ型チ
ャネル領域２６の幅Ｌが狭くなり、ＩDSS （ドレイン電
極ーソース電極間に一定電圧を印加したときにドレイン
に流れる電流）は小さくなり、ＶGS（ｏｆｆ）（接合型
ＦＥＴをオフするのに必要なゲート電圧）は小さくな
る。
拡散層２４とを分離するように両者間に形成されたＰ+
型ゲート拡散層２５の深さは、この接合型ＦＥＴの性能
を左右する重要なファクターであり、深くすればＮ型チ
ャネル領域２６の幅Ｌが狭くなり、ＩDSS （ドレイン電
極ーソース電極間に一定電圧を印加したときにドレイン
に流れる電流）は小さくなり、ＶGS（ｏｆｆ）（接合型
ＦＥＴをオフするのに必要なゲート電圧）は小さくな
る。
【０００７】一方、特開昭６３−１２８７６９号公報に
開示されてある縦型の接合型ＦＥＴを図７に示す。同図
において、Ｎ型基板４１の表面より複数の溝４７を配列
形成し、それぞれの溝４７の内壁からＰ型不純物を拡散
してＰ+ 型ゲート拡散層４４を形成し、溝４７をゲート
電極４６で充填し、溝４７と溝４７間にソース電極４５
に接続するＮ+ 型ソース拡散層４３をそれぞれ形成し、
表面に絶縁膜４８を形成し、基板をドレイン４２として
構成している。
開示されてある縦型の接合型ＦＥＴを図７に示す。同図
において、Ｎ型基板４１の表面より複数の溝４７を配列
形成し、それぞれの溝４７の内壁からＰ型不純物を拡散
してＰ+ 型ゲート拡散層４４を形成し、溝４７をゲート
電極４６で充填し、溝４７と溝４７間にソース電極４５
に接続するＮ+ 型ソース拡散層４３をそれぞれ形成し、
表面に絶縁膜４８を形成し、基板をドレイン４２として
構成している。
【０００８】
【発明が解決しようとする課題】上記図６に示す従来技
術の接合型ＦＥＴでは、チャネル領域２６の幅Ｌがエピ
タキシャル層２２の膜厚のバラツキにより大きく左右さ
れ、その電気的特性に大きく影響していた。
術の接合型ＦＥＴでは、チャネル領域２６の幅Ｌがエピ
タキシャル層２２の膜厚のバラツキにより大きく左右さ
れ、その電気的特性に大きく影響していた。
【０００９】このため接合型ＦＥＴの製造途中で特性の
チエックをモニター素子等により行ない、ゲート拡散層
２５の深さを再び熱処理を加えることにより押し込みを
して所望のチャネル幅Ｌにするという余分の調整のステ
ップが必要であった。
チエックをモニター素子等により行ない、ゲート拡散層
２５の深さを再び熱処理を加えることにより押し込みを
して所望のチャネル幅Ｌにするという余分の調整のステ
ップが必要であった。
【００１０】このために拡散工程上、工程数が増えるば
かりでなく、他の素子と一緒に作られるＬＳＩのような
場合、他の素子の電気的特性へ影響を与えるという問題
点があった。
かりでなく、他の素子と一緒に作られるＬＳＩのような
場合、他の素子の電気的特性へ影響を与えるという問題
点があった。
【００１１】また、ＬＳＩにおいて、ＮＰＮバイポーラ
トランジスタ等を同一の基板に形成する。この場合にＰ
型シリコン基板２１を１×１０15ｃｍ-3程度に低不純物
濃度にしてＮＰＮバイポーラトランジスタのコレクタ容
量を小にしてそのスピードを高めかつコレクタ耐圧を高
める必要がある。
トランジスタ等を同一の基板に形成する。この場合にＰ
型シリコン基板２１を１×１０15ｃｍ-3程度に低不純物
濃度にしてＮＰＮバイポーラトランジスタのコレクタ容
量を小にしてそのスピードを高めかつコレクタ耐圧を高
める必要がある。
【００１２】しかしながら図６の接合型ＦＥＴはゲート
電極３１とＰ型基板２１にゲート電圧を印加して空乏層
２７Ａおよび２７Ｂをそれぞれ伸長させて電流制御をす
るものであるが、上記したように低不純物濃度のＰ型シ
リコン基板２１では下からの空乏層２７Ｂの所望の伸長
が得られない。これはＰ型シリコン基板２１の不純物濃
度がＮ型エピタキシャル層２２より低濃度であるから、
両者間のＰＮ接合からの空乏層は主にＰ型シリコン基板
２１の側に伸長しＮ型エピタキシャル層２２側にはあま
り伸長しないからである。したがってゲート電圧（ΔＶ
G ）に対するドレイン電流（ΔＩDS）、すなわち相互コ
ンダクタンス（ｇm ）が小になる。
電極３１とＰ型基板２１にゲート電圧を印加して空乏層
２７Ａおよび２７Ｂをそれぞれ伸長させて電流制御をす
るものであるが、上記したように低不純物濃度のＰ型シ
リコン基板２１では下からの空乏層２７Ｂの所望の伸長
が得られない。これはＰ型シリコン基板２１の不純物濃
度がＮ型エピタキシャル層２２より低濃度であるから、
両者間のＰＮ接合からの空乏層は主にＰ型シリコン基板
２１の側に伸長しＮ型エピタキシャル層２２側にはあま
り伸長しないからである。したがってゲート電圧（ΔＶ
G ）に対するドレイン電流（ΔＩDS）、すなわち相互コ
ンダクタンス（ｇm ）が小になる。
【００１３】一方、図７に示す従来技術では、エピタキ
シャル層の膜厚のバラツキによる特性の問題は低減でき
るが、基板をドレインとしているために、この接合型Ｆ
ＥＴがオンして高電流が基板に流れるような動作モード
では基板電位が変動して、同一基板上に形成されてある
他の回路素子であるＮＰＮバイポーラトランジスタ等が
誤動作する問題を有する。
シャル層の膜厚のバラツキによる特性の問題は低減でき
るが、基板をドレインとしているために、この接合型Ｆ
ＥＴがオンして高電流が基板に流れるような動作モード
では基板電位が変動して、同一基板上に形成されてある
他の回路素子であるＮＰＮバイポーラトランジスタ等が
誤動作する問題を有する。
【００１４】しかも図７に示す従来技術では、ゲート拡
散層４４を形成する溝４７の間にソース拡散層４３が形
成されている。したがってこのソース拡散層４３の存在
により溝間の間隔、すなわちチャネル幅がある値より狭
くすることができないから、所定の特性を得ることがで
きず、設計上の制約を生じる。さらに、溝の深さの不均
一性のためにチャネル長がバラツキ、これにより接合型
ＦＥＴの特性がバラツクという問題もあった。
散層４４を形成する溝４７の間にソース拡散層４３が形
成されている。したがってこのソース拡散層４３の存在
により溝間の間隔、すなわちチャネル幅がある値より狭
くすることができないから、所定の特性を得ることがで
きず、設計上の制約を生じる。さらに、溝の深さの不均
一性のためにチャネル長がバラツキ、これにより接合型
ＦＥＴの特性がバラツクという問題もあった。
【００１５】したがって本発明の目的は、エピタキシャ
ル層の膜厚のバラツキにより特性が影響されず、したが
って所定の特性を得るためにエピタキシャル層の膜厚の
バラツキを補正する拡散調整ステップを必要とせず、Ｌ
ＳＩ形成の基板の不純物濃度に関係なく所定の空乏層の
伸長による所望する相互コンダクタンスが得られ、オン
電流により他の回路素子に悪影響を及ぼさず、かつバラ
ツキを小にして所定のチャネル形状が得られる接合型Ｆ
ＥＴを具備した半導体装置を提供することである。
ル層の膜厚のバラツキにより特性が影響されず、したが
って所定の特性を得るためにエピタキシャル層の膜厚の
バラツキを補正する拡散調整ステップを必要とせず、Ｌ
ＳＩ形成の基板の不純物濃度に関係なく所定の空乏層の
伸長による所望する相互コンダクタンスが得られ、オン
電流により他の回路素子に悪影響を及ぼさず、かつバラ
ツキを小にして所定のチャネル形状が得られる接合型Ｆ
ＥＴを具備した半導体装置を提供することである。
【００１６】
【課題を解決するための手段】本発明の特徴は、第１導
電型の半導体層と、前記半導体層の表面より内部に形成
された第１導電型のソース拡散層と、前記ソース拡散層
より第１の方向に離間した位置に前記半導体層の表面よ
り内部に形成された第１導電型のドレイン拡散層と、前
記ソースおよびドレイン拡散層間において前記半導体層
に形成された第２導電型のゲート拡散層とを有する接合
型ＦＥＴを具備する半導体装置において、前記ゲート拡
散層の側面側の前記半導体層の箇所がチャネル領域とな
っている半導体装置にある。ここで前記ゲート拡散層は
前記第１の方向と直角の第２の方向に配列形成された第
２導電型の複数の単位ゲート拡散層から構成され、前記
単位ゲート拡散層間の前記半導体層の箇所が前記チャネ
ル領域となっていることが好ましい。また、前記半導体
層は平坦な表面を有し、この平坦な表面のそれぞれの部
分から前記ソースおよびドレイン拡散層ならびに前記ゲ
ート拡散層が前記半導体層の内部に形成されていること
ができ、前記単位ゲート拡散層のそれぞれの平面形状
は、長辺が前記第１の方向に延在し短辺が前記第２の方
向に延在する長方形状であることができる。
電型の半導体層と、前記半導体層の表面より内部に形成
された第１導電型のソース拡散層と、前記ソース拡散層
より第１の方向に離間した位置に前記半導体層の表面よ
り内部に形成された第１導電型のドレイン拡散層と、前
記ソースおよびドレイン拡散層間において前記半導体層
に形成された第２導電型のゲート拡散層とを有する接合
型ＦＥＴを具備する半導体装置において、前記ゲート拡
散層の側面側の前記半導体層の箇所がチャネル領域とな
っている半導体装置にある。ここで前記ゲート拡散層は
前記第１の方向と直角の第２の方向に配列形成された第
２導電型の複数の単位ゲート拡散層から構成され、前記
単位ゲート拡散層間の前記半導体層の箇所が前記チャネ
ル領域となっていることが好ましい。また、前記半導体
層は平坦な表面を有し、この平坦な表面のそれぞれの部
分から前記ソースおよびドレイン拡散層ならびに前記ゲ
ート拡散層が前記半導体層の内部に形成されていること
ができ、前記単位ゲート拡散層のそれぞれの平面形状
は、長辺が前記第１の方向に延在し短辺が前記第２の方
向に延在する長方形状であることができる。
【００１７】また、第２導電型の半導体基体上に第１導
電型のエピタキシャル層を前記半導体層として形成して
半導体基板を構成することができる。この場合、前記ゲ
ート拡散層は前記エピタキシャル層の表面から前記エピ
タキシャル層を貫通して前記半導体基体に達して形成さ
れていることが好ましい。また、前記エピタキシャル層
の前記接合型ＦＥＴを形成する箇所は、前記エピタキシ
ャル層を貫通して前記半導体基体に達する第２導電型の
絶縁分離層により囲まれることが好ましい。
電型のエピタキシャル層を前記半導体層として形成して
半導体基板を構成することができる。この場合、前記ゲ
ート拡散層は前記エピタキシャル層の表面から前記エピ
タキシャル層を貫通して前記半導体基体に達して形成さ
れていることが好ましい。また、前記エピタキシャル層
の前記接合型ＦＥＴを形成する箇所は、前記エピタキシ
ャル層を貫通して前記半導体基体に達する第２導電型の
絶縁分離層により囲まれることが好ましい。
【００１８】あるいは、第２導電型の半導体基板に第１
導電型のウエル領域が前記半導体層として形成されてい
ることができる。この場合、前記ゲート拡散層は前記ウ
エル領域の表面から前記ウエル領域を貫通して前記半導
体基板の第２導電型の箇所に達して形成されていること
が好ましい。
導電型のウエル領域が前記半導体層として形成されてい
ることができる。この場合、前記ゲート拡散層は前記ウ
エル領域の表面から前記ウエル領域を貫通して前記半導
体基板の第２導電型の箇所に達して形成されていること
が好ましい。
【００１９】
【作用】上記本発明の構成によれば、ＶGS（ｏｆｆ）
（接合型ＦＥＴがオフするのに必要なゲート電圧）を定
めるチャネル領域の空乏層の伸長は、ゲート拡散層の側
面側からの方が底面の基板側からよりはるかに支配的で
ある。したがってこの特性は、ゲート拡散層の側面側の
チャネル領域の形状、すなわち単位ゲート拡散層間の間
隔により決定され、エピタキシャル層（半導体層）の膜
厚にはほとんど依存しない。そして、エピタキシャル層
の膜厚（エピ厚）のバラツキは最大エピ厚の１０％程度
で管理されているが、ゲート拡散層の横方向への広がり
のバラツキは約５％であるから、所定の特性値の接合型
ＦＥＴが得られる。また、ゲート拡散層間にソース拡散
層が位置していないから、ゲート拡散層間のチャネル幅
を所望する特性に合わせて自由に設定することができ
る。さらに、単位ゲート拡散層からの空乏層が優先的に
電流制御をする空乏層となり、基板からの空乏層はほと
んど無視することができるから、同一基板に形成された
ＬＳＩの他の回路素子の要請による基板濃度に関係なく
所定の相互コンダクタンスを得ることができる。さら
に、ドレイン拡散層はソース拡散層と同様にエピタキシ
ャル層等の半導体層の表面側に形成されるから、この接
合型ＦＥＴのオン電流により他の回路素子に悪影響を及
ぼすこともない。
（接合型ＦＥＴがオフするのに必要なゲート電圧）を定
めるチャネル領域の空乏層の伸長は、ゲート拡散層の側
面側からの方が底面の基板側からよりはるかに支配的で
ある。したがってこの特性は、ゲート拡散層の側面側の
チャネル領域の形状、すなわち単位ゲート拡散層間の間
隔により決定され、エピタキシャル層（半導体層）の膜
厚にはほとんど依存しない。そして、エピタキシャル層
の膜厚（エピ厚）のバラツキは最大エピ厚の１０％程度
で管理されているが、ゲート拡散層の横方向への広がり
のバラツキは約５％であるから、所定の特性値の接合型
ＦＥＴが得られる。また、ゲート拡散層間にソース拡散
層が位置していないから、ゲート拡散層間のチャネル幅
を所望する特性に合わせて自由に設定することができ
る。さらに、単位ゲート拡散層からの空乏層が優先的に
電流制御をする空乏層となり、基板からの空乏層はほと
んど無視することができるから、同一基板に形成された
ＬＳＩの他の回路素子の要請による基板濃度に関係なく
所定の相互コンダクタンスを得ることができる。さら
に、ドレイン拡散層はソース拡散層と同様にエピタキシ
ャル層等の半導体層の表面側に形成されるから、この接
合型ＦＥＴのオン電流により他の回路素子に悪影響を及
ぼすこともない。
【００２０】
【実施例】以下、図面を参照して本発明を説明する。
【００２１】図１は本発明の一実施例におけるＮチャネ
ル接合型ＦＥＴを示す平面図であり、図２は図１のＡ−
Ａ部を製造工程順に示す断面図であり、図３は図１のＢ
−Ｂ部を示す断面図である。
ル接合型ＦＥＴを示す平面図であり、図２は図１のＡ−
Ａ部を製造工程順に示す断面図であり、図３は図１のＢ
−Ｂ部を示す断面図である。
【００２２】まず図２を参照して、不純物濃度が１×１
０15ｃｍ-3のＰ型半導体基板１上に膜厚２μｍで不純物
濃度が５×１０16ｃｍ-3のＮ型エピタキシャル層２を形
成し、Ｎ型エピタキシャル層２の表面からＰ型不純物を
拡散してＰ型半導体基板１に達する不純物濃度が５×１
０19ｃｍ-3のＰ+ 型絶縁分離層８およびＰ+ 型単位ゲー
ト拡散層５Ｓを形成する。この場合にそれぞれが所定の
形状、不純物濃度が得られるように、Ｐ+ 型絶縁分離層
８の形成とＰ+ 型単位ゲート拡散層５Ｓの形成とを別々
の工程で行なってもよい。
０15ｃｍ-3のＰ型半導体基板１上に膜厚２μｍで不純物
濃度が５×１０16ｃｍ-3のＮ型エピタキシャル層２を形
成し、Ｎ型エピタキシャル層２の表面からＰ型不純物を
拡散してＰ型半導体基板１に達する不純物濃度が５×１
０19ｃｍ-3のＰ+ 型絶縁分離層８およびＰ+ 型単位ゲー
ト拡散層５Ｓを形成する。この場合にそれぞれが所定の
形状、不純物濃度が得られるように、Ｐ+ 型絶縁分離層
８の形成とＰ+ 型単位ゲート拡散層５Ｓの形成とを別々
の工程で行なってもよい。
【００２３】複数のＰ+ 型単位ゲート拡散層５ＳからＰ
+ 型ゲート拡散層５が構成される。そして全面を絶縁膜
１７で被覆する（図２（Ａ））。
+ 型ゲート拡散層５が構成される。そして全面を絶縁膜
１７で被覆する（図２（Ａ））。
【００２４】次にＮ型エピタキシャル層２の表面からＮ
型不純物を拡散してＮ+ 型ソース拡散層３およびＮ+ 型
ドレイン拡散層４を形成して、全面を絶縁膜１６で被覆
する。このＮ+ 型ソース拡散層３およびＮ+ 型ドレイン
拡散層４はＰ+ 型絶縁分離層８およびＰ+ 型ゲート拡散
層５から所定の距離離間させて、さらにＰ型単結晶シリ
コン基板１から所定の距離離間させて所望する耐圧特性
が得られるように配置する（図２（Ｂ））。
型不純物を拡散してＮ+ 型ソース拡散層３およびＮ+ 型
ドレイン拡散層４を形成して、全面を絶縁膜１６で被覆
する。このＮ+ 型ソース拡散層３およびＮ+ 型ドレイン
拡散層４はＰ+ 型絶縁分離層８およびＰ+ 型ゲート拡散
層５から所定の距離離間させて、さらにＰ型単結晶シリ
コン基板１から所定の距離離間させて所望する耐圧特性
が得られるように配置する（図２（Ｂ））。
【００２５】次に絶縁膜１６にソースコンタクト孔１
２、ドレインコンタクト孔１３およびゲートコンタクト
孔１４を形成し、これらコンタクト孔を通してソース拡
散層３、ドレイン拡散層４および各単位ゲート拡散層５
Ｓに接続するソース電極９、ドレイン電極１０およびゲ
ート電極１１をそれぞれ形成する。またゲート電極１１
はゲートコンタクト孔１４を通してＰ+ 型絶縁分離層８
にも接続している。
２、ドレインコンタクト孔１３およびゲートコンタクト
孔１４を形成し、これらコンタクト孔を通してソース拡
散層３、ドレイン拡散層４および各単位ゲート拡散層５
Ｓに接続するソース電極９、ドレイン電極１０およびゲ
ート電極１１をそれぞれ形成する。またゲート電極１１
はゲートコンタクト孔１４を通してＰ+ 型絶縁分離層８
にも接続している。
【００２６】図１を参照して、Ｎ+ 型ソース拡散層３と
Ｎ+ 型ドレイン拡散層４はＸ方向に離間して位置形成さ
れており、その間に、３個のＰ+ 型単位ゲート拡散層５
ＳがＹ方向に所定の間隔を保って配列形成してＰ+ 型ゲ
ート拡散層５を構成している。それぞれのＰ+ 型単位ゲ
ート拡散層５Ｓは、Ｘ方向に４μｍの長辺を有しＹ方向
に短辺を有する長方形平面形状となっており、それぞれ
のＰ+ 型単位ゲート拡散層５Ｓ間の間隔およびＰ+ 型単
位ゲート拡散層５Ｓとそれに対面するＰ+ 型絶縁分離層
８との間隔は同一の寸法となっており、ここがチャネル
領域６となっている。すなわちこの実施例のチャネル領
域は４個のチャネル領域６に分割して構成されている。
Ｎ+ 型ドレイン拡散層４はＸ方向に離間して位置形成さ
れており、その間に、３個のＰ+ 型単位ゲート拡散層５
ＳがＹ方向に所定の間隔を保って配列形成してＰ+ 型ゲ
ート拡散層５を構成している。それぞれのＰ+ 型単位ゲ
ート拡散層５Ｓは、Ｘ方向に４μｍの長辺を有しＹ方向
に短辺を有する長方形平面形状となっており、それぞれ
のＰ+ 型単位ゲート拡散層５Ｓ間の間隔およびＰ+ 型単
位ゲート拡散層５Ｓとそれに対面するＰ+ 型絶縁分離層
８との間隔は同一の寸法となっており、ここがチャネル
領域６となっている。すなわちこの実施例のチャネル領
域は４個のチャネル領域６に分割して構成されている。
【００２７】Ｎチャネル接合型ＦＥＴにおいて、Ｐ型基
板１とともにＰ+ 型単位ゲート拡散層５Ｓ（５）および
Ｐ+ 型絶縁分離層８への固定電位であるゲート電位を０
Ｖ、ドレイン電位を１０Ｖにして、ソース電位を０Ｖか
ら＋５Ｖに上昇させていくと、すなわちゲートーソース
間に逆バイアスの電圧を印加していくと、図３に示すよ
うにチャネル領域６に左上点斜線で示す空乏層７が、Ｐ
+ 型単位ゲート拡散層５ＳおよびＰ+ 型絶縁分離層８か
ら伸長してドレイン電流を制御する。この実施例ではＰ
型基板１からも伸長するが、Ｐ+ 型単位ゲート拡散層５
Ｓからの空乏層７が支配的であり、両側のチャネル領域
ではＰ+ 型単位ゲート拡散層５ＳおよびＰ+ 型絶縁分離
層８からの空乏層７が支配的である。
板１とともにＰ+ 型単位ゲート拡散層５Ｓ（５）および
Ｐ+ 型絶縁分離層８への固定電位であるゲート電位を０
Ｖ、ドレイン電位を１０Ｖにして、ソース電位を０Ｖか
ら＋５Ｖに上昇させていくと、すなわちゲートーソース
間に逆バイアスの電圧を印加していくと、図３に示すよ
うにチャネル領域６に左上点斜線で示す空乏層７が、Ｐ
+ 型単位ゲート拡散層５ＳおよびＰ+ 型絶縁分離層８か
ら伸長してドレイン電流を制御する。この実施例ではＰ
型基板１からも伸長するが、Ｐ+ 型単位ゲート拡散層５
Ｓからの空乏層７が支配的であり、両側のチャネル領域
ではＰ+ 型単位ゲート拡散層５ＳおよびＰ+ 型絶縁分離
層８からの空乏層７が支配的である。
【００２８】ソース電位が０Ｖの場合はチャネル領域６
は空乏層で満たされていないためドレイン電流はエピタ
キシャル層の拡散抵抗により定められる状態である。し
かし、ソースに正の電圧が印加されチャネル領域６が空
乏層７で満たされるとそれ以上ドレイン電流が流れなく
なる。ソース−ゲート間が逆バイアス状態の電圧（ソー
スに正、もしくはゲートに負）を印加していった際に、
空乏層がチャネル領域を満たして電流が流れなくなる電
圧のＶGS（ｏｆｆ）は、チャネル領域の幅で決定され、
この幅が大きいほどＶGS（ｏｆｆ）は高くなる。
は空乏層で満たされていないためドレイン電流はエピタ
キシャル層の拡散抵抗により定められる状態である。し
かし、ソースに正の電圧が印加されチャネル領域６が空
乏層７で満たされるとそれ以上ドレイン電流が流れなく
なる。ソース−ゲート間が逆バイアス状態の電圧（ソー
スに正、もしくはゲートに負）を印加していった際に、
空乏層がチャネル領域を満たして電流が流れなくなる電
圧のＶGS（ｏｆｆ）は、チャネル領域の幅で決定され、
この幅が大きいほどＶGS（ｏｆｆ）は高くなる。
【００２９】図６（Ａ）の従来技術では、エピタキシャ
ル層の膜厚にも依存する縦方向の寸法Ｌがチャネル領域
の幅となる。しかし本発明ではＰ+ 型単位ゲート拡散層
５Ｓによる横方向の寸法がチャネル領域の幅さなりエピ
タキシャル層の膜厚による影響は図４に示すようにほと
んど無視することができる。
ル層の膜厚にも依存する縦方向の寸法Ｌがチャネル領域
の幅となる。しかし本発明ではＰ+ 型単位ゲート拡散層
５Ｓによる横方向の寸法がチャネル領域の幅さなりエピ
タキシャル層の膜厚による影響は図４に示すようにほと
んど無視することができる。
【００３０】すなわち図４において、一点鎖線で示す従
来技術の接合型ＦＥＴのＶGS（ｏｆｆ）はエピタキシャ
ル層の膜厚に直接影響されているが、本発明の実施例に
おける接合型ＦＥＴのＶGS（ｏｆｆ）はエピタキシャル
層の膜厚に対してほぼ一定となる。
来技術の接合型ＦＥＴのＶGS（ｏｆｆ）はエピタキシャ
ル層の膜厚に直接影響されているが、本発明の実施例に
おける接合型ＦＥＴのＶGS（ｏｆｆ）はエピタキシャル
層の膜厚に対してほぼ一定となる。
【００３１】図５は他の実施例を示す断面図である。図
５において図１乃至図３と同一もしくは類似の箇所は同
じ符号で示してあるから、重複する説明は省略する。
５において図１乃至図３と同一もしくは類似の箇所は同
じ符号で示してあるから、重複する説明は省略する。
【００３２】図１乃至図３の実施例では、Ｐ型基板１上
にＮ型エピタキシャル層２を成長させて接合型ＦＥＴを
形成する半導体層とした。しかし図５の実施例では、Ｐ
型基板１０１にＮ型ウエル１０２を選択的に形成し、こ
のＮ型ウエル１０２を接合型ＦＥＴを形成する半導体層
としている。
にＮ型エピタキシャル層２を成長させて接合型ＦＥＴを
形成する半導体層とした。しかし図５の実施例では、Ｐ
型基板１０１にＮ型ウエル１０２を選択的に形成し、こ
のＮ型ウエル１０２を接合型ＦＥＴを形成する半導体層
としている。
【００３３】上記実施例におけるＰ型基板はＰ型単結晶
シリコン基板であり、Ｎ型エピタキシャル層もしくはＮ
型ウエルはＮ型シリコンエピタキシャル層もしくはＮ型
シリコン領域であることができる。あるいは、これらの
基板や層、領域が化合物半導体であってもよい。さらに
上記実施例ではＮチャネル接合ＦＥＴを例示して説明し
たが、この実施例におけるＰ型をＮ型に置き変え、Ｎ型
をＰ型に置き変えることによりＰチャネル接合ＦＥＴに
してもよい。
シリコン基板であり、Ｎ型エピタキシャル層もしくはＮ
型ウエルはＮ型シリコンエピタキシャル層もしくはＮ型
シリコン領域であることができる。あるいは、これらの
基板や層、領域が化合物半導体であってもよい。さらに
上記実施例ではＮチャネル接合ＦＥＴを例示して説明し
たが、この実施例におけるＰ型をＮ型に置き変え、Ｎ型
をＰ型に置き変えることによりＰチャネル接合ＦＥＴに
してもよい。
【００３４】また上記実施例では隣の素子との分離絶縁
のためにＰ+ 型絶縁分離層８のみを示したが、Ｐ+ 型絶
縁分離層に選択酸化法（ＬＯＣＯＳ法）によるフィール
ド酸化膜を併用してもよい。
のためにＰ+ 型絶縁分離層８のみを示したが、Ｐ+ 型絶
縁分離層に選択酸化法（ＬＯＣＯＳ法）によるフィール
ド酸化膜を併用してもよい。
【００３５】また上記実施例ではＰ+ 型単位ゲート拡散
層５ＳはＮ型エピタキシャル層２の平坦な上表面からそ
のまま拡散させてＰ型基板１に達するように形成してい
る。しかしながらＮ型エピタキシャル層２の膜厚が５μ
ｍ程度以上に厚い場合やＰ+型単位ゲート拡散層５Ｓの
横方向の拡散広がりでチャネル領域６の幅が所定値より
狭くなる場合には、Ｎ型エピタキシャル層２の平坦な上
表面から垂直に溝を形成し、その溝の側面および底面か
らＰ型不純物を拡散してＰ+ 型単位ゲート拡散層５Ｓを
形成してもよい。
層５ＳはＮ型エピタキシャル層２の平坦な上表面からそ
のまま拡散させてＰ型基板１に達するように形成してい
る。しかしながらＮ型エピタキシャル層２の膜厚が５μ
ｍ程度以上に厚い場合やＰ+型単位ゲート拡散層５Ｓの
横方向の拡散広がりでチャネル領域６の幅が所定値より
狭くなる場合には、Ｎ型エピタキシャル層２の平坦な上
表面から垂直に溝を形成し、その溝の側面および底面か
らＰ型不純物を拡散してＰ+ 型単位ゲート拡散層５Ｓを
形成してもよい。
【００３６】さらに、ゲート電位と基板電位とを同一に
したくない場合には、Ｐ+ 型単位ゲート拡散層５ＳをＰ
型単結晶シリコン基板１に到達しないように形成する。
この際には、Ｐ+ 型単位ゲート拡散層５Ｓ間のチャネル
領域６と比較して、Ｐ+ 型単位ゲート拡散層５Ｓ直下の
Ｎ型エピタキシャル層２の箇所がはるかに小とし、特性
に影響を与えないように配慮する必要がある。
したくない場合には、Ｐ+ 型単位ゲート拡散層５ＳをＰ
型単結晶シリコン基板１に到達しないように形成する。
この際には、Ｐ+ 型単位ゲート拡散層５Ｓ間のチャネル
領域６と比較して、Ｐ+ 型単位ゲート拡散層５Ｓ直下の
Ｎ型エピタキシャル層２の箇所がはるかに小とし、特性
に影響を与えないように配慮する必要がある。
【００３７】
【発明の効果】以上説明したように本発明によれば、接
合型ＦＥＴがオフするのに必要なゲート電圧のＶGS（ｏ
ｆｆ）はゲート拡散層の側面側のチャネル領域の形状、
すなわち単位ゲート拡散層間の間隔により決定され、ゲ
ート拡散層の横方向への広がりのバラツキは、エピタキ
シャル層の膜厚のバラツキより小に制御できるから、所
定の特性の接合型ＦＥＴを得ることができる。
合型ＦＥＴがオフするのに必要なゲート電圧のＶGS（ｏ
ｆｆ）はゲート拡散層の側面側のチャネル領域の形状、
すなわち単位ゲート拡散層間の間隔により決定され、ゲ
ート拡散層の横方向への広がりのバラツキは、エピタキ
シャル層の膜厚のバラツキより小に制御できるから、所
定の特性の接合型ＦＥＴを得ることができる。
【００３８】また、ゲート拡散層間にソース拡散層が位
置していないから、チャネル幅を所望する特性に合わせ
て自由に設定することができる。
置していないから、チャネル幅を所望する特性に合わせ
て自由に設定することができる。
【００３９】さらに、単位ゲート拡散層やＰ+ 型絶縁分
離層からの、すなわち側面からの空乏層のみにより電流
制御し、底部の基板からの空乏層はほとんど無視するこ
とができるから、同一基板に形成されたＬＳＩの他の回
路素子の要請による基板濃度に関係なく所定の高い相互
コンダクタンスを得ることができる。
離層からの、すなわち側面からの空乏層のみにより電流
制御し、底部の基板からの空乏層はほとんど無視するこ
とができるから、同一基板に形成されたＬＳＩの他の回
路素子の要請による基板濃度に関係なく所定の高い相互
コンダクタンスを得ることができる。
【００４０】さらに、ドレイン拡散層はソース拡散層と
同様にエピタキシャル層等の半導体層の表面側に形成さ
れている。したがって、基板に電流が流れないゲートが
接続した場合でも、この接合型ＦＥＴのオン時のオン電
流（ドレイン電流）により基板電位が変動して他の回路
素子に悪影響を及ぼすこともない。
同様にエピタキシャル層等の半導体層の表面側に形成さ
れている。したがって、基板に電流が流れないゲートが
接続した場合でも、この接合型ＦＥＴのオン時のオン電
流（ドレイン電流）により基板電位が変動して他の回路
素子に悪影響を及ぼすこともない。
【図１】本発明の一実施例におけるＮチャネル接合型Ｆ
ＥＴを示す平面図である。
ＥＴを示す平面図である。
【図２】図１のＡ−Ａ部を製造工程順に示す断面図であ
る。
る。
【図３】図１のＢ−Ｂ部を示す断面図である。
【図４】実施例による接合型ＦＥＴの特性を従来技術と
比較して示した図である。
比較して示した図である。
【図５】本発明の他の実施例におけるＮチャネル接合型
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図６】従来技術の接合型ＦＥＴを示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ部の断面図で
ある。
（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ部の断面図で
ある。
【図７】他の従来技術の接合型ＦＥＴを示す断面図であ
る。
る。
１ Ｐ型基板 ２ Ｎ型エピタキシャル層 ３ Ｎ+ 型ソース拡散層 ４ Ｎ+ 型ドレイン拡散層 ５ Ｐ+ 型ゲート拡散層 ５Ｓ Ｐ+ 型単位ゲート拡散層 ６ チャネル領域 ７ 空乏層 ８ Ｐ+ 型絶縁分離層 ９ ソース電極 １０ ドレイン電極 １１ ゲート電極 １２ ソースコンタクト孔 １３ ドレインコンタクト孔 １４ ゲートコンタクト孔 １６，１７ 絶縁膜 ２１ Ｐ型基板 ２２ Ｎ型エピタキシャル層 ２３ Ｎ+ 型ソース拡散層 ２４ Ｎ+ 型ドレイン拡散層 ２５ Ｐ+ 型ゲート拡散層 ２６ チャネル領域 ２７Ａ，２７Ｂ 空乏層 ２８ Ｐ+ 型絶縁分離層 ２９ ソース電極 ３０ ドレイン電極 ３１ ゲート電極 ３２ ソースコンタクト孔 ３３ ドレインコンタクト孔 ３４ ゲートコンタクト孔 ３６ 絶縁膜 ４１ Ｎ型基板 ４２ ドレイン ４３ Ｎ+ 型ソース拡散層 ４４ Ｐ+ 型ゲート拡散層 ４５ ソース電極 ４６ ゲート電極 ４７ 溝 ４８ 絶縁膜 １０１ Ｐ型基板 １０２ Ｎ型ウエル
Claims (9)
- 【請求項１】 第１導電型の半導体層と、前記半導体層
の表面より内部に形成された第１導電型のソース拡散層
と、前記ソース拡散層より第１の方向に離間した位置に
前記半導体層の表面より内部に形成された第１導電型の
ドレイン拡散層と、前記ソースおよびドレイン拡散層間
において前記半導体層に形成された第２導電型のゲート
拡散層とを有する接合型ＦＥＴを具備する半導体装置に
おいて、前記ゲート拡散層の側面側の前記半導体層の箇
所がチャネル領域となっていることを特徴とする半導体
装置。 - 【請求項２】 前記ゲート拡散層は前記第１の方向と直
角の第２の方向に配列形成された第２導電型の複数の単
位ゲート拡散層から構成され、前記単位ゲート拡散層間
の前記半導体層の箇所が前記チャネル領域となっている
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体層は平坦な表面を有し、この
平坦な表面のそれぞれの部分から前記ソースおよびドレ
イン拡散層ならびに前記ゲート拡散層が前記半導体層の
内部に形成されていることを特徴とする請求項１もしく
は請求項２記載の半導体装置。 - 【請求項４】 前記単位ゲート拡散層のそれぞれの平面
形状は、長辺が前記第１の方向に延在し短辺が前記第２
の方向に延在する長方形状であることを特徴とする請求
項２記載の半導体装置。 - 【請求項５】 第２導電型の半導体基体上に第１導電型
のエピタキシャル層を前記半導体層として形成して半導
体基板を構成することを特徴とする請求項１記載の半導
体装置。 - 【請求項６】 前記ゲート拡散層は前記エピタキシャル
層の表面から前記エピタキシャル層を貫通して前記半導
体基体に達して形成されていることを特徴とする請求項
５記載の半導体装置。 - 【請求項７】 前記エピタキシャル層の前記接合型ＦＥ
Ｔを形成する箇所は、前記エピタキシャル層を貫通して
前記半導体基体に達する第２導電型の絶縁分離層により
囲まれていることを特徴とする請求項５記載の半導体装
置。 - 【請求項８】 第２導電型の半導体基板に第１導電型の
ウエル領域が前記半導体層として形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項９】 前記ゲート拡散層は前記ウエル領域の表
面から前記ウエル領域を貫通して前記半導体基板の第２
導電型の箇所に達して形成されていることを特徴とする
請求項８記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032175A JP2713205B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置 |
| EP96102470A EP0729188A3 (en) | 1995-02-21 | 1996-02-19 | Semiconductor device with junction field effect transistors |
| US08/603,261 US6020607A (en) | 1995-02-21 | 1996-02-20 | Semiconductor device having junction field effect transistors |
| KR1019960004545A KR100232383B1 (ko) | 1995-02-21 | 1996-02-21 | 접합 전계 효과 트랜지스터를 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032175A JP2713205B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227900A true JPH08227900A (ja) | 1996-09-03 |
| JP2713205B2 JP2713205B2 (ja) | 1998-02-16 |
Family
ID=12351608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032175A Expired - Lifetime JP2713205B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6020607A (ja) |
| EP (1) | EP0729188A3 (ja) |
| JP (1) | JP2713205B2 (ja) |
| KR (1) | KR100232383B1 (ja) |
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| WO2007094493A1 (ja) * | 2006-02-14 | 2007-08-23 | National Institute Of Advanced Industrial Science And Technology | 光電界効果トランジスタ、及びそれを用いた集積型フォトディテクタ |
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| US7812377B2 (en) | 2007-07-27 | 2010-10-12 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US7944017B2 (en) | 2007-08-08 | 2011-05-17 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
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| FR2818013B1 (fr) * | 2000-12-13 | 2003-10-17 | St Microelectronics Sa | Transistor a effet de champ a jonction destine a former un limiteur de courant |
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