KR19980048922A - 절연 게이트 조임형 구조의 고압 소자 - Google Patents

절연 게이트 조임형 구조의 고압 소자 Download PDF

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Abstract

본 발명은 SOI(Silicon On Insulator) 구조를 이용한 소오스-표류영역-드레인이 수평으로 배치된 100V급 이상의 전계효과(field effect) 고압소자(high voltage device)를 제조하는데 있어서, 소자의 전류 누설을 방지하기 위한 것으로, SOI(Silicon On Insulator)의 구조를 가지는 기판상에 활성영역을 정의하는 수직 격리 트랜치와, 상기 수직 격리 트랜치의 내측에 형성되는 수직 격리 트랜치 산화막과, 상기 활성영역에 수평으로 형성된 소오스, 표류영역 및 드레인과, 상기 소오스와 표류영역의 경계부의 상측에 형성되는 수평 게이트를 포함하며, 상기 수평 게이트의 하측 기판내에 소정간격으로 이격되어 형성되며, 수직 격리 트랜치의 게이트 산화막에 의해 기판과 절연되어 소정의 면적으로 형성되는 복수의 수직 트랜치 게이트를 구비하는 것을 특징으로 한다.

Description

절연 게이트 조임형 구조의 고압 소자(High voltage device with insulated pinch-off gate)
본 발명은 절연 게이트 조임형 구조를 가지는 고압소자에 관한 것으로, 특히 소오스, 표류영역, 드레인이 수평으로 배치되고, 소오스와 인접한 표류 영역에 수평 산화막 게이트외에 수직 트랜치 게이트를 추가로 형성한 구조를 가지는 절연 게이트 조임형 구조를 가지는 고압소자에 관한 것이다.
일반적으로, 실리콘 등을 이용한 수백V 급의 고압 소자는 전력소자의 일종으로서 고압동작이 필요한 표시소자(display device)나 서보모터, 엑추에이터 등의 구동기(driver)에 사용된다.
본 발명은 고압소자 중에서도 MOS(Metal Oxide Semiconductor)형의 소자인 LDMOS(Lateral Double diffused MOS)의 구조를 변화시킨 새로운 소자로서, 이 LDMOS 소자에서 표류영역과 반대의 도핑형을 갖는 채널형성 영역을 없애고, 기존의 수평 게이트에 다시 트렌치형의 수직 게이트를 추가로 형성하여 다리(bridge)형 게이트를 만들어 줌으로써, 이 게이트에 의하여 표류영역의 전자의 흐름을 제어하게 한다.
그 결과 적정한 SOI 활성층의 두께를 유지하면서도 소자의 내부의 전류누설이나 전압항복 내성이 증대되어 낮은 동작저항을 갖는 고압, 대전류의 소자를 용이하게 제조할 수가 있다.
종래의 SOI형의 LDMOS에 대하여 살펴보면, 도 2에 도시된 바와 같이 수직 격리 트렌치 산화막(27)내에 수직 격리 트렌치(26)가 형성되어 있고, 상기 수직 격리 트렌치 산화막(27)으로 형성된 웰내의 일측에 N+형의 소오스(29) 및 P+형의 채널영역(37)이 형성되어 있으며, 그 위에 소오스 금속단자(30)가 형성되어 있고, 타측에 N+형 드레인(33)이 형성되어 있으며 그 위에 드레인 금속단자(32)가 형성되어 있다.
그리고, 소오스/드레인 사이의 P형의 채널영역(20)중 드레인(33)측에 N-형의 표류영역(22)이 형성되어 있으며, 채널영역(21) 상측에 수평 게이트(25) 및 게이트 금속 단자(31)가 형성되어 있는 구성을 가지고 있다.
이러한 구성을 가지는 고압 소자를 제조하기 위하여, 고전압이 인가된 드레인(33) 및 표류영역(22)을 하층의 기판과 측방의 낮은 전압 영역으로부터 지탱시키는 방법으로서, 도 1의 X-X'에 따른 단면도인 도 2에 도시한 바와 같이, 소자 외부에 대해서는 절연물인 산화막의 벽(23)으로 에워싸는 방법으로 격리시켰으나, 소자의 내부 즉, 채널영역(21)은 표류영역(22)으로부터 역바이어스된 PN 접합으로 보호하였다.
이렇게 하는 경우에는 소오스와 표류영역과의 전류누설(34)이나 채널영역과 표류영역간의 전압항복(35)이 일어나기 쉬워서 이를 방지하기 위하여 SOI의 활성층의 두께를 얇게 해야 한다. 그 결과 소자 동작시 내부저항의 증대로 전류 구동력이 저하되고, 회로상 최저출력 전압이 상승하게 된다.
고압 소자는 드레인에 인가되는 높은 동작전압을 견디게 하기 위하여 수 백 V급에서는 공통적으로 표류영역은 수 1015/㎤ 정도의 낮은 도핑 농도와 10㎛ 이상의 긴 채널영역과 드레인간의 수평거리를 필요로 하고 있다. 그 뿐만 아니라 PN 접합 역바이어스의 내압만으로 드레인의 고전압을 견디게 하기 위해서는 5㎛ 이상의 깊은 표류영역의 수직적인 접합깊이를 필요로 한다.
이 깊은 접합깊이는 보통 전압의 CMOS(Complementary Metal Oxide Semiconductor) 소자의 얕은 접합깊이와는 상반된 것으로서 동일기판에 논리제어 회로 소자인 CMOS와 고압 소자인 LDMOS를 탑재하여 정밀하게 도핑농도를 제어한다는 것을 어렵게 할 뿐만 아니라, 낮은 도핑 농도에서 깊은 접합깊이를 얻는다는 것 자체도 제조공정상 한계가 있어, 진보된 방법으로 도 3에서와 같이, 표류영역(22)을 기판(24)과 산화물 절연막(23)으로 절연시킨 SOI(Silicon on Insulator) 구조와 수직 트렌치(26, 27)에 의하여 외부와 격리시킨 구조가 고안 되었다.
그러나, 이 구조에서 표류영역(22)과 실리콘 기판(24) 사이의 전압항복은 방지되지만 N+소오스와 표류영역 사이에 일어나는 전류누설(34)과 표류영역(22)과 채널영역(21) 간의 전압항복(35)을 방지하지는 못한다.
하지만, 종래의 구조 중에서도 도 2에서와 같이, 주위가 산화막으로 둘러 쌓인 경우에는 이 전류단락과 전압항복을 방지하기 위한 수단으로서, 주위의 산화막을 이용한 외부로 부터의 전위조절을 통하여 반도체 내부에서 발생되는 PN 접합에 의한 전기장을 분산시키는 작용이 가능하여, 이를 적극적으로 이용하고자 채널영역(21)과 표류영역(22)인 활성층의 두께를 오히려 1㎛ 이내로 매우 얇게 하는 방법이 사용되고 있다.
그러나, 이와 같이 활성층의 두께가 얇은 경우에는 표류영역(22)의 두께가 얇아서 소자가 동작할 때, 내부저항이 증대되어 큰 출력 전류를 얻기 힘들게 된다.
고압 소자에서는 드레인에 인가된 고전압을 주위의 낮은 배경전압에 대하여 전압항복(breakdown) 없이 지탱시키는 방법으로서 종래는 SOI의 기판과 트렌치 구조와 같은 수직 절연막의 벽을 이용하였다. 그러나 이 수직 절연막은 소자 외부에 대해서는 절연이 가능하지만 소자 내부의 채널영역의 보호는 불가능하여 SOI 상의 활성층의 두께를 얇게 할 수 밖에 없었고, 이렇게 할 경우에는 소자의 전류 구동 능력이 현저하게 감소하였다.
따라서 본 발명에서는 SOI 활성층의 두께를 유지하면서 소자의 내부에 채널영역을 없애고, 소오스와 표류영역을 맞닿게 한 다음, 여기에 기존의 수평 게이트(gate) 이외에 다시 트렌치형의 수직 게이트를 추가로 형성시켜 다리(bridge)형의 게이트를 만들어 줌으로써, 이 게이트의 조임(pinch-off) 작용에 의하여 소자 내부의 표류영역과 소오스간의 전류누설과, 표류영역과 채널영역 간의 접합(junction) 전압항복을 방지하여 고압에서도 낮은 동작저항(Ron)과 동작 항복전압이 높은 SOI 구조의 고압소자를 제공하는데 그 목적이 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명은 SOI(Silicon On Insulator)의 구조를 가지는 기판상에 활성영역을 정의하는 수직 격리 트랜치와, 상기 수직 격리 트랜치의 내측에 형성되는 수직 격리 트랜치 산화막과, 상기 활성영역에 수평으로 형성된 소오스, 표류영역 및 드레인과, 상기 소오스와 표류영역의 경계부의 상측에 형성되는 수평 게이트를 포함하며, 상기 수평 게이트의 하측 기판내에 소정간격으로 이격되어 형성되며, 수직 트랜치의 게이트 산화막에 의해 기판과 절연되어 소정의 면적으로 형성되는 복수의 수직 트랜치 게이트를 구비하는 것을 특징으로 한다. 따라서 본 발명에서는 SOI 위의 활성층의 두께를 두껍게 유지하면서도 소자 내부의 내압을 향상시키기 위하여, 채널영역을 제거하고, 기존의 수평 게이트에 다시 트렌치형의 수직 게이트를 추가로 형성하여 다리(bridge)형 게이트를 만들어, 이 게이트에 의하여 표류층의 전류 흐름경로가 조여지게(pinch-off) 함으로써, 소자 내부의 표류영역과 소오스 간의 전류누설과 표류영역과 채널영역 간의 전압항복을 방지하고, 고내압에서도 높은 전류 구동력을 얻게 하기 위한 것이다.
도 1은 종래의 기술에 의한 고압 소자의 평면 구조도.
도 2는 도 1의 X-X선에 따른 단면도.
도 3은 본 발명에 의한 고압소자 평면 구조도.
도 4는 본 발명에 의한 고압소자의 횡 단면도.
도 5는 본 발명에 의한 고압소자의 종 단면도.
도 6은 본 발명의 제조공정에서 기판 산화막 성장 후의 단면도.
도 7은 본 발명의 제조공정에서 웨이퍼 접착 및 열처리 후의 단면도.
도 8은 본 발명의 제조공정에서 웨이퍼 윗면 연마후의 소자 단면도.
도 9는 본 발명의 제조공정에서 필드 및 활성영역(표류영역과 소오스)의 깊은 도핑층 형성 후의 단면도.
도 10은 본 발명의 제조공정에서 식각으로 트렌치 구조를 형성한 후의 소자 단면도.
도 11은 본 발명의 제조공정에서 트렌치 구조물 내에 소자간 격리용 산화막을 도포한 후의 단면도.
도 12는 본 발명의 제조공정에서 수직 게이트를 형성하기 위해 트렌치 내에 두꺼운 산화막을 제거하고 얇은 게이트 산화막을 다시 성장시킨 후의 단면도.
도 13은 본 발명의 제조공정에서 트렌치 게이트 및 충진을 위하여 트렌치 내에 폴리실리콘을 도포한 후, 표면을 연마하여 평탄화 시킨 후의 단면도.
도 14는 본 발명의 제조공정에서 수평 게이트 산화막 성장 및 폴리실리콘 수평 게이트 형성 후의 단면도.
도 15는 본 발명의 제조공정에서 드레인(N+) 얕은 접합층 형성 후의 소자 단면도.
도 16은 본 발명의 제조공정에서 금속 단자층 형성 후의 소자 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 채널영역22 : 표류영역
23 : 산화막 절연층24 : 실리콘 기판
25 : 게이트26 : 수직격리 트렌치
27 : 수직격리 트렌치 산화막29 : 소오스
30 : 소오스 금속단자31 : 게이트 금속단자
32 : 드레인 금속단자33 : 드레인
34 : 표류영역과 소오스 사이에서 전류단락이 일어나는 경로
35 : 표류영역과 채널영역 사이 접합에서 전압항복이 일어나는 경로
36 : 트랜지스터의 정상전류가 흐르는 채널영역 표면에서 접합 전압항복이 일어나는 경로
41 : 소오스42 : 게이트 밑의 조임영역
43 : 표류영역44 : 수평 게이트
45 : 수직 트렌치 게이트46 : 수직 트렌치 게이트 산화막
47 : 수직 격리 트렌치48 : 수직 격리 트렌치 산화막
49 : 소오스 단자50 : 게이트 단자
51 : 드레인 단자52 : 드레인
63 : 산화막 절연층64 : 실리콘 기판
65 : 절연산화막66 : 수평 게이트 확장영역
75 : 표류영역 표면에서 전류누설이 일어나는 경로
89 : 필드영역
본 발명은 종래의 고압소자 구조에서 채널영역이 없이 소오스가 표류영역과 맞닿아 있고, 수평 게이트 이외에 수직 트렌치 게이트가 추가로 형성 되어 있어 게이트의 모양이 다리(bridge)형인 구조를 하고 있다.
본 소자를 제조하는 과정은 개념적으로 볼 때, 기존 소자의 제조과정과 비교할 때, 채널영역을 형성하는 과정이 없이 깊은 소오스를 형성시켜 주는 것과, 기존의 트렌치 형성과정에서 수직 트렌치 게이트 산화막을 추가로 성장시켜 주는 과정만 추가될 뿐, 나머지는 동일하며, 이를 포함하여 본 발명에서 사용되는 모든 개별공정들은 반도체를 제조하는 공정에서 이미 개발된 기술을 이용한다. 상술한 깊은 소오스는 수직 게이트와 함께 표류영역의 넓은 단면을 이용할 수 있게 함으로써 큰 전류변환 이득을 얻기 위함이다.
그리고, 수직 트렌치 게이트가 수 ㎛ 이내로 서로 충분히 가까우면 게이트 부근의 표류영역에서의 전기장이 게이트에 의하여 지배된다.
즉, 전류의 흐름에 대하여 수직적인 게이트 전기장으로 인하여 게이트의 전위가 +의 방향으로 증가하면 소자 내부의 표류영역에서 공핍층이 줄어들고 경로가 넓어지며, 반대로 -의 방향으로 증가하면 공핍층이 늘어나서 전류 흐름 경로가 좁아지게 되므로, 이에 따라 전류의 흐름이 증감된다. 이 전류의 제어는 표면 채널을 이용하지 않기 때문에 채널영역이 없어도 가능하며, 전기장이 트렌치 게이트에 의하여 수직으로 깊이까지 영향을 미치므로 종래 소자 구조에서 볼 수 있는 소오스와 표류영역과의 전류누설이나 채널영역과 표류영역 간에 발생하는 전압항복이 방지될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 의한 고압 소자의 구조를 나타낸 평면도로서, 반도체 기판내에 웰을 형성하는 장방형상을 갖는 수직 격리 트렌치(47)가 형성되어 있고, 이 수직 격리 트렌치(47)의 내부에는 수직 격리 트렌치 산화막(48)이 형성되어 있으며, 수직 격리 트렌치(47)의 내측 웰의 일측에 소오스(41)와 소오스 단자(49)가 형성되어 있고, 그의 타측에 드레인(52)과 드레인 단자(51)가 형성되어 있으며, 상기 소오스와 드레인 사이를 종방향으로 가로질러 수평 게이트(44)과 게이트 단자(50)가 형성되어 있고, 상기 수평 게이트(44)의 밑의 반도체기판에 소정의 면적으로 수평 게이트(44)의 진행방향을 따라 서로 분리되어 있는 수직 게이트 트렌치 산화막(46)이 형성되어 있으며, 이 트렌치 산화막(46)의 내부에 수직 트랜치 게이트(45)가 형성되어 있고, 이러한 수직 트랜치 게이트(45) 사이에 게이트 밑 조임영역(42)이 형성되어 있는 구성을 가지고 있다.
도 4는 도 3의 A-A' 선에 따른 단면 구조를 나타낸 것으로, N+형의 실리콘 기판(64)상에 산화막 절연층(63)이 형성되어 있으며, 이 산화막 절연층(63)상에 형성된 반도체기판이 필드영역(89)에 의해 소자영역이 정의되어 있고, 이 소자 영역 내측을 둘러싸는 수직 격리 트렌치(47)가 산화막 절연층(63)과 접속되어 있으며, 이 수직 격리 트렌치(47)내에 수직 격리 트렌치 산화막(48)이 형성되어 있고, 이 소자영역의 일측에 N+형의 소오스(41)가 형성되어 있고, 타측에 N+형의 드레인(52)이 형성되어 있다.
상기 소오스와 드레인 사이의 상측에는 수평 게이트(44)가 형성되어 있으며, 그 밑의 반도체기판에 수직 트렌치(45)와 수직 트렌치 게이트 산화막(46)이 형성되어 있다.
그리고, 상기 수평 게이트(44)는 드레인 측으로 연장되는 수평 게이트 확장영역(66)을 가지고 있다.
도 5는 도 3의 B-B' 선에 따른 고압소자의 단면도를 나타낸 것으로서, 도 5로부터 수평 게이트(44)의 하부에 형성되며 개별영역을 가지는 수직 트랜치 게이트 산화막(46)의 내부에 형성되는 수직 트랜치 게이트(45)를 형성하는 것에 의해, 이 트랜치 게이트 사이의 에피층에 소정의 폭을 가지는 복수의 N-형의 게이트 조임영역(42)이 형성되어 있음을 알 수 있다.
이하, 도 6 내지 도 16을 참조하여 본 발명의 고압 소자의 제조방법을 설명한다.
먼저, 도 6에 도시한 바와 같이, N형의 불순물이 도핑된 기판(64)에 산화막 절연층(63)을 형성시키기 위하여 실리콘 기판을 900℃ 이상의 고온에서 산소(O2)로 자체의 표면을 열산화(thermal oxidation)시켜 주거나 화학적 기상 성장법(chemical vapor deposition)에 으로 도포하여 수 ㎛ 정도의 산화막(SiO2) 절연층을 형성시킨다. 이 산화막의 두께는 동작내압이 클수록 증대된다.
이어서, 도 7에 도시한 바와 같이, 상기 산화막 절연층(63)상에 소자가 탑재될 소오스 영역과 표류 영역인 활성층을 만들어 주기 위하여 P-형의 불순물이 도핑된 또 다른 웨이퍼(반도체기판)를 웨이퍼 직접 접합법(wafer direct bonding)으로 밀봉접착 시키고 열처리한 후의 도면이다. 이 P-는 도핑농도가 낮은 P형을 말하는 것으로서 여기서는 1×1015/㎤ 이하가 된다.
그 다음, 도 8에 도시한 바와 같이, 활성층의 두께 즉, SOI 상의 실리콘 기판의 두께를 2㎛~10㎛ 정도로 남기기 위하여 화학-기계적 연마법(chemical-mechanical polishing)으로 표면을 연마한다. 이 활성층의 두께는 두꺼울수록 전류구동력이 증대되나 그 반면 트렌치를 형성하는 공정이 어렵게 된다.
이어서, 도 9에 도시한 바와 같이, 소자의 불순물을 도핑시켜 깊은 도핑층을 만들어 주기 위해, 우선 필드영역과 표류영역에 대하여 이온주입기로 필드영역에는 붕소(B)를 수1013/㎠, 표류영역에는 인(P)을 수1012/㎠ 정도로 주입하고 1000℃ 이상에서 수시간 이상 열확산 시킨 후, 소오스에 인(P)을 수1015/㎠ 정도로 다시 주입하여 다시 1000℃ 정도에서 수시간 동안 열처리하여 필드영역(89), 표류영역(43), 소오스(41)을 형성한다. 이 표류영역과 소오스층은 필드영역과는 달리, 소자가 동작하는 층으로서 활성층에 해당한다.
그 다음, 도 10에 도시한 바와 같이, 소자 외부의 격리 구조와 내부의 수직 게이트를 만들기 위해 준비단계로서 포토리소그래피로 활성층을 수직으로 식각하여 필드영역(89)측에 접하며 장방형을 가지는 트렌치(101)와 소오스(41)와 표류영역(43) 사이에서 소오스측에 가까운 활성층에 종 방향으로 소정의 면적을 가지는 복수개의 트랜치(102)를 형성한다. 이 트렌치들(101, 102)의 깊이는 산화막 절연층(63)까지 도달하고, 최소 선폭은 2㎛ 정도가 되도록 한다.
이 트렌치들(101, 102)의 폭이 작으면 식각을 통한 트렌치의 형성 자체가 어렵게 되고, 너무 크면 폴리실리콘을 이용한 충진이 힘들게 된다.
이어서, 도 11에 도시한 바와 같이, 소자 외부의 격리를 위하여 트렌치들(101, 102)내에 산화막 박막을 도포하는 과정으로서 산화막(SiO2)를 400℃ 이하의 저온에서 화학적 기상 성장법으로 도포하여 트랜치들(101, 102)내에 각각 트랜치 산화막(48)을 형성한다. 이 때, 산화막의 두께는 0.5㎛ 정도가 되도록 형성하였다.
그 다음, 도 12에 도시한 바와 같이, 수직 트랜치 게이트 산화막을 형성하기 위하여 이 트렌치 내부에 도포된 트랜치 산화막(48)을 불산(HF)의 화학 용액으로 제거하고 다시 850℃에서 수십분 동안 산소(O2)로서 실리콘 기판 예컨대 트랜치(102)의 측면을 열산화 시켜 200Å~500Å의 얇은 수직 게이트 산화막(46)을 형성시킨다.
이어서, 도 13에 도시한 바와 같이, 수직의 트렌치(101, 102) 내부를 충진하기 위하여 600℃에서 저압 화학적 기상 성장법(LPCVD)으로 폴리실리콘을 도포한 후, 표면을 화학적-기계적 연마법으로 연마하고 평탄화 한다. 이 폴리실리콘 도핑시 N+로 도핑되어 있어 게이트 전극으로도 사용된다.
그 다음, 도 14에 도시한 바와 같이, 수평의 게이트 산화막과 수평의 폴리실리콘 게이트를 형성하기 위해 850℃에서 수십분 동안 산소(O2)로서 실리콘을 열산화 시킴으로써 200Å~500Å의 얇은 산화막을 성장시켜 형성시키고, 폴리실리콘을 600℃에서 저압 화학적 기상 성장법(LPCVD)으로 폴리실리콘을 3000Å 정도 도포한 다음, 포토리소그라피로 패터닝(patterning)하여 수평 게이트 산화막(42)과 수평 게이트(44)를 형성한다.
이어서, 도 15에 도시한 바와 같이, 불순물을 도핑시켜 얕은 접합깊이를 가지는 N+형의 드레인을 형성하기 위해, 드레인 영역에 비소(As)나 인(P)을 각각 수1015/㎠으로 주입하고, 900℃ 정도에서 수십분 동안 열처리하여 드레인(52)을 형성한다.
그 다음, 도 16에 도시한 바와 같이, 층간 절연 산화막(도시하지 않음)을 도포한 후에 전기적 콘택홀(contact hole)을 형성하고, 최종적으로 금속을 증착 패터닝하여 소오스 금속단자(49), 게이트 금속단자(50) 및 드레인 금속단자(51)를 형성하여 고압소자를 제조한다.
상술한 제조공정에서 본 발명의 고압 소자를 구현하기 위하여 사용되는 개별적인 제조과정은 반도체의 제조과정에서 보편적으로 사용되고 있는 방법으로서, 이에 관련된 장비와 공법 자체는 통상적인 것이다.
상술한 본 발명에서는 도 4에서 보는 바와 같이, 종래의 소자인 도 2와 비교할 때, 폴리실리콘 수평 게이트(44)는 공통으로 존재하지만, 표류영역(43)을 종방향으로 가로지르는 트렌치(trench) 구조의 수직 게이트(45)가 추가로 설치되어 있어, 다리(bridge)형의 게이트 구조를 하고 있는 차이점을 가지고 있으며, 채널영역이 없이 소오스(41)와 표류영역(43)이 직접 맞닿아 있는 소자 구성을 가지고 있다.
따라서 발명에 따른 고압 소자는 동작원리상으로 볼 때는 기존의 게이트 밑의 표면 채널형 소자인 MOS(Metal Oxide Semiconductor) 구조와는 달리 접합 게이트 조임형의 소자인 JFET(Junction Field Effect Transistor)에 가까우며, 또한, 이 JFET와 다른 점은 게이트로서 PN 접합을 사용하지 않고 얇은 산화막을 사이에 두고 밖에서 게이트로서 표류영역의 조임영역에서 공핍층의 두께를 제어하여 전류를 제어하는 차이점을 가지고 있다.
본 발명의 고압 소자에서 트랜치 게이트(45)는 전류가 흐르는 방향의 폭, 즉 도 4에서 A-A' 방향(횡방향)의 폭은 약 2㎛~5㎛ 정도로서 길어도 무방하나, B-B' 방향(종방향)으로의 폭은 2㎛ 정도가 적당하다.
그리고, A-A' 방향의 폭이 너무 작으면 도핑이 수직으로 조절되기 어렵기 때문에 표면에서 조임영역이 없어지게 되어 표면 전류누설이 생기게 되며, 너무 크면 조임 부분의 저항이 증대하여 소자의 전류변환 이득이 감소한다. 또한, B-B' 방향의 폭이 너무 작으면 수직 트렌치를 만들기가 힘들게 되며, 너무 크면 수직 게이트를 형성하기 위한 폴리실리콘의 충진이 어려워 진다. 그리고, 게이트 밑 조임영역(42)의 B-B' 방향으로의 폭, 즉 수직 트랜치 게이트 사이의 간격은 소자의 동작전압과 관계가 있으며, 동작전압은 게이트 밑 조임영역(42)의 간격이 크고, 이 영역의 도핑농도가 높으며, 수직 트랜치 게이트 산화막(46)의 두께가 두꺼울수록 증가한다.
이 게이트 다리형의 조임형 게이트(45) 구조로 동작하는 소자는 다음과 같은 특징이 있다.
첫째, 도 2에서 나타나 있는 표류영역(22)과 소오스(29)간의 전류단락(punch through)을 방지할 수 있다. 이는 드레인에 인가하는 전압이 높아짐에 따라 표류영역의 전위가 높아질 때 채널영역의 공핍층이 소오스까지 확장됨으로써 채널영역이 전자의 흐름을 막아주는 장벽구실을 못하게 되고 결국 소오스에서 막대한 양의 전자가 채널영역과 표류영역을 거쳐 드레인쪽으로 흘러나가는 일종의 희로단락(short) 현상이다.
이 전류단락은 같은 기판에 탑재된 CMOS의 회로에서 논리 동작전압을 안정화 시키는데 도움이 되도록 하기 위하여 채널영역의 도핑농도를 1016/㎤ 정도로 낮게 하거나, 소자의 전류변환 이득을 크게 하기 위하여 소오스와 표류영역 간의 거리를 짧게 했을 때 일어나기 쉽다.
하지만, 본 발명에 의한 소자에서는 채널영역이 없지만 게이트 밑 조임영역(42)의 전기장이 트렌치 게이트(45)에 의하여 제어되기 때문에 표류영역에서 소오스로 전류 단락이 일어나지 않게 된다.
둘째, 도 2에서 소오스(29)와 채널영역(21) 그리고 표류영역(22) 사이에 일어나는 NPN형 수평 바이폴라(lateral biploar) 동작에 의한 누설전류를 방지할 수 있다. 종래의 소자에서 이 누설전류가 발생하는 것은 채널영역(21)에서 정공의 전위가 낮아 소자가 동작할 때 정공이 축적될 수 있는 구조이기 때문이다.
이 영역에서 소오스(29)와 연결저항이 큰 경우 즉, 채널영역(21) 자체의 P형 도핑 농도가 낮거나 소자의 구조상 게이트 밑의 채널영역(P형)과 채널 연결점(37)과의 거리가 멀 때에는 정공의 배출이 불량하여 채널영역의 전위가 소오스 (29) 보다 0.6V 이상 크게 됨으로써 바이폴라 동작이 개시되어 전류누설이 급격히 증대될 수 있다.
그러나, 본 발명의 소자의 경우에는 채널영역 즉, P형의 영역이 없으므로 바이폴라 동작을 하지 않게 된다.
셋째, 채널영역 항복전압(35)의 경로에서 발생하기 쉬운 표류영역과 채널영역 PN 접합의 역 바이어스 전압항복을 방지할 수가 있다. 기존의 구조에서는 이 문제를 해결하기 위하여 다음과 같은 두가지 방법을 사용한다.
1. 바닥에 산화막 절연층(23)이 없는 경우에는 실리콘의 기판을 보통 P형을 사용하게 되고, 이 때 표류영역(22)과 채널영역(21) 및 기판(24) 간의 PN 접합만으로 견디는 항복전압은 표류영역의 도핑농도가 낮고 수직적 깊이가 깊을수록 증가되어 개선된다.
이 전압항복을 수백V 이상으로 크게 해 주기 위하여 표류영역의 도핑농도는 수1015/㎤ 이내로 해 주어야 하고 표류영역의 깊이도 보통 5㎛ 이상이 요구되는 제약이 따르며, 이 조건들은 제조과정에서 도핑 농도의 조절을 어렵게 하는 범위이다.
2. 종래의 소자라도 좀 더 개선된 소자는 도 2와 같이 바닥에 산화막 절연층(23)이 있는 것으로서 이 경우에는 산화막을 적극적으로 이용하여 절연층의 외부에서 전위를 조정함으로써 접합 항복전압의 개선이 가능하다.
이 항복전압을 증가시키기 위해서는 외부에서 절연층을 통한 반도체 내부의 전기장의 조절을 용이하게 하기 위하여 산화막 절연층 위에 채널영역이나 표류영역인 활성층의 두께를 오히려 얇게 하여야 한다.
그러나, 이렇게 활성층의 두께를 얇게 할 경우에는 항복전압은 개선되지만 표류영역(22)의 두께가 얇아서 소자의 내부저항이 증가하며, 회로상에서 볼 때 동작저항(Ron)이 증대하고 출력 최저전압이 상승하여 동작특성이 열화된다. 본 소자에서는 앞서와 같은 이유 즉, 수직의 트랜치 게이트(45)에 의하여 게이트 밑 조임영역(42)의 전기장이 지배되기 때문에 소자 내부의 전압항복 현상이 발생하지 않게 된다.
그러나, 본 발명의 소자의 경우에는, 종래의 소자에 비하여 채널영역(21)이 없으므로 소자의 도핑구조와 동작 메카니즘이 간단하다. 이는 소자의 제조과정에서 마스크를 절약할 수 있어 공정단가의 상승을 억제하는데 도움이 된다.
그러나 대신 소자의 동작전압을 정확히 맞추기 위하여 수직 트렌치의 간격과 트렌치 산화막의 두께 및 이 지역의 도핑농도를 더욱 세밀히 조절할 필요가 있다.
그리고 도 4에서 표면 전류누설(75)은 표류영역에서 수평, 수직 게이트에 의하여 동시에 공핍영역이 제어되는 영역인 소오스와 표류영역의 상층 표면을 따라 일어나는 전류누설로서, 표류영역(43)의 표면의 높은 도핑농도로 인하여 전류누설이 발생하기 쉬운 부분이나, 주위의 산화막 경계 전위 즉, 수평 게이트 확장영역(66)에 의한 공핍층의 형성에 의하여 전기장이 분산되어 이 영역에서 전류누설이 방지될 수 있다.
이 수평 게이트 확장영역(66)과 같이 수평 게이트 확장법에 의한 표면 전압항복의 개선 기술은 사용조건이 소자의 종류마다 조금씩 다를 뿐이다.
따라서, 본 발명은 도 3에서 수직 트랜치 게이트(45)를 추가로 만들어서 줌으로써, 이것에 의하여 활성층이 5㎛ 이상과 같이 두꺼워도 내부의 게이트 밑 조임영역(42)에서 전기장이 수직 트렌치 게이트(45)에 의하여 제어되어 드레인의 고전압에 대해서도 전류누설과 전압항복이 일어나지 않으며, 채널영역이 없으므로 소오스(41)와 채널영역 그리고 표류영역(43) 사이의 바이폴라 동작에 의한 전류누설을 방지할 수가 있다.
본 발명은 종래의 SOI형의 LDMOS 소자에서 채널영역을 없앤 소오스, 표류영역과 드레인이 수평으로 배치된 구조에서 소오스와 인접한 표류영역에 다리형의 게이트를 형성함으로써, 첫째, 이 다리형의 게이트 구조에 의하여 활성층이 두꺼워도 수직 게이트에 의하여 내부의 표류영역에서의 전기장이 제어되므로, 고전압에 견디면서도 내부저항이 작은 소자를 용이하게 제작할 수가 있다.
둘째, 채널영역이 없으므로 구조가 간단하고, 소오스-채널영역-표류영역 사이의 수평 NPN 바이폴라 동작이 방지되어 소자의 동작 신뢰성이 개선되고 공정 단가의 상승을 억제할 수 있다.
본 발명은 SOI(Silicon On Insulator) 구조를 이용한 소오스-표류영역-드레인이 수평으로 배치된 100V급 이상의 전계효과(field effect) 고압소자(high voltage device)를 제공하는데 그 목적이 있다.

Claims (5)

  1. SOI(Silicon On Insulator)의 구조를 가지는 기판상에 활성영역을 정의하는 수직 격리 트랜치와, 상기 수직 격리 트랜치의 내측에 형성되는 수직 격리 트랜치 산화막과, 상기 활성영역에 수평으로 형성된 소오스, 표류영역 및 드레인과, 상기 소오스와 표류영역의 경계부의 상측에 형성되는 수평 게이트를 포함하며,
    상기 수평 게이트의 하측 기판내에 소정간격으로 이격되어 형성되며, 수직 트랜치의 게이트 산화막에 의해 기판과 절연되어 소정의 면적으로 형성되는 복수의 수직 트랜치 게이트를 구비하는 것을 특징으로 하는 절연 게이트 조임형 구조의 고압소자.
  2. 제 1 항에 있어서,
    상기 수직 트랜치 게이트 사이에 조임영역이 형성되는 것을 특징으로 하는 절연 게이트 조임형 구조의 고압소자.
  3. 제 1 항에 있어서,
    상기 수평 게이트는 드레인측으로 연장되는 수평 게이트 확장영역을 가지는 것을 특징으로 하는 절연 게이트 조임형 구조의 고압소자.
  4. 제 1 항에 있어서,
    상기 수평 게이트와 수직 트랜치 게이트는 서로 전기적으로 접속되어 다리의 형상을 가지는 것을 특징으로 하는 절연 게이트 조임형 구조의 고압소자.
  5. 제 1 항에 있어서,
    상기 수직 트랜치 게이트는 폴리실리콘으로 형성되는 것을 특징으로 하는 절연 게이트 조임형 구조의 고압소자.
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