KR100226429B1 - 채널영역과 표류영역이 절연막으로 격리된 고내압 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 소자의 동작내압과 신뢰성 개선을 위해 실리콘 반도체를 이용한 100V급 이상의 고압소자를 제조하기 위한 채널영역과 표류영역이 절연막으로 격리된 고내압 소자 및 그 제조방법에 관한 것으로서, 종래기술에서는 고압소자에서 드레인에 인가된 고전압을 소자 내부 및 외부의 낮은 배경전압에 대하여 전압항복(breakdown)없이 지탱시키기 위해 단순히 역바이어스된 pn 접합만을 이용하거나, 좀 더 개선된 방법으로 소자 내부에 대해서는 pn 접합을 이용하되 외부에 대해서는 절연막을 이용하였다.
이를 개선하기 위해 본 발명은 소자의 외부는 물론 내부에까지 이 절연막 격리방법을 활용하여, 채널영역(channel region)과 표류영역(drift region) 사이에도 절연막의 벽을 형성해 줌으로써 소자 내부의 표류영역과 소오스 간의 전류단락(punch through)과 표류영역과 채널영역 간의 접합 전압항복을 방지할 수 있고, 드레인에서 소오스로 흐르는 누설전류의 발생을 억제하며, 그 흐름을 효과적으로 차단하여 소자의 동작내압과 신뢰성을 높일 수 있도록 한 것이다.

Description

채널영역과 표류영역이 절연막으로 격리된 고내압 소자 및 그 제조방법(High voltage device with active region isloated from drift region by dielectric layers and its fabrication method)
본 발명은 채널영역과 표류영역이 절연막으로 격리된 고내압 소자 및 그 제조방법에 관한 것으로서, 특히 본 발명은 실리콘 등을 이용한 수백V 급의 고압소자인 전력소자의 일종으로서 고압동작이 필요한 표시소자(display device)나 서보모터, 엑추에이터 등의 구동기(driver)에 사용되고, 또한 본 발명은 고압소자 중에서도 MOS(Metal Oxide Semiconductor)형의 소자인 LDMOS(Lateral Double diffused MOS)구조 개선을 위한 것으로서, LDMOS 소자에 대하여 채널영역(channel region)과 표류영역(drift region) 사이에 절연막의 벽을 형성해 줌으로써 동작내압과 신뢰성을 개선하기 위한 것이나, 이와같은 채널영역과 표류영역의 절연막 격리법은 LDMOS뿐만이 아니라 본 소자와 같이 채널영역의 표면, 즉 채널 층을 따라 정상전류가 흐르는 VDMOS(Vertical Double diffused MOS)나 LIGBT(Lateral Insulated Gate controlled Bipolar Transistor)에 대하여도 모두 적용될 수 있는 것이다.
이 LDMOS에 대하여 살펴보면, 이 소자를 제조하기 위하여 고전압이 인가된 드레인 및 표류영역을 주위의 낮은 영역으로부터 지탱시키는 종래의 방법은 다음과 같이 두가지 예가 있다.
종래기술의 두가지 예로서, 도 2는 종래기술에서 접합만으로 격리된 형태의 고내압 소자의 구조도로서, 이는 pn 접합의 역바이어스 상태를 만들어 격리시킨 것이고, 도 3은 절연막으로 소자 외부가 격리된 형태의 종래 소자 구조도로서, pn 접합과 병행하여 소자 외부를 절연물인 산화막의 벽으로 에워싸는 방법으로 격리시킨 것이다(이에 대해서는 본 발명과 비교하면서 후술함).
그러나 본 발명에서는 종래기술의 도 1이나 도 3에서와 같이 소자의 외부는 물론 내부의 표류영역과 채널영역 사이에도 표면의 전류 채널층을 제외하고는 모두 산화막 벽을 형성시켜 줌으로써 동작내압과 동작의 신뢰성을 향상시킬 수가 있다.
한편, 본 발명과 선행관련 특허들을 비교해보면 다음과 같다.
(1). Multi-device semiconductor arrangement for IC esp. high voltage circuit for digital telecommunication(특허번호 DE-3916707, 독일)는 VDMOS, NMOS, PMOS 등을 한 기판위의 각각의 silicon island에 탑재하여 집적화시킨 것이고, 이때 활성층 절연 즉, 소자간의 격리에 있어서 측벽상으로 트렌치를 이용하였으나 본 발명에서는 처음부터 모두 SDB를 이용하여 격리하였고, 여기서는 절연막을 이용하여 소자 외부 즉, 소자와 소자 사이의 측벽을 격리시켰으나 본 발명에서는 소자 외부는 물론 소자 내부 즉, 채널영역과 표류영역까지도 이 절역막을 이용하여 격리시킨 것이 다르다.
(2). Fabrication of IC with complete dielectric isolation forms vary thin isolating sidewalls by wide-trench etching oxidation and selective epitaxy techniques(특허번호 RD-300060, RD)는 Si 기판을 트렌치 식각(trench etching)한 후 산화막을 성장하고, 바닦의 산화막을 제거한 후, 다시 여기에 선택적 SIMOX 형성과 에피택시를 성장시켜 HVIC나 내방사선 IC를 제작한 것으로서, 본 발명에서는 모든 격리를 SDB를 이용하여 수행하였고, 소자격리 방법도 상기 선행관련 특허(1)과 같이 소자 외부만 격리시켰으나 본 발명에서는 소자외부와 소자내부를 함께 절연막을 이용하여 격리시킨 것이 다르다.
(3). Semiconductor device with reduced surface field to increase surface breakdown voltage has shield plate...(ATT)(특허번호 US-5381031A, 미국)는 필드 쉴드 플레이트(Field shield plate)를 만들어서 하부의 반도체 표면의 접합 항복전압을 향상시킨 것이다.
(4). Insulated semiconductor substrate prodn. method has substrate with buried insulating layer in which semiconductor disc and substrate lie on one another to be bonded at high temp. : SDB(silicon direct bonding)(DE-443067, 독일)은 산화막 패턴이 있는 실리콘 기판을 다른 실리콘 기판과 접착시키고, 고온 열처리하여 매몰된 산화막 절연 구조물을 형성하는 방법으로서, Si 웨이퍼 본딩 방법에 의하여 매몰된 산화막 절연구조물을 만드는 보편적인 방법이다.
(5). Isolation trench manufacturing method for SOI substrate producing diffusion regions adjacent to trench by diffusion from silicon structure into monocrystalline silicon layer (SIEMENS) (EP-631306, 유럽)은 SOI 기판상에 트렌치(trench) 구조를 만들고 이 트렌치 내부를 도핑(doping)하고 측면으로 확산과 동시에 자체 산화를 시켜 절연막을 형성시킴으로써 소자와 소자 사이를 격리시키는 방법으로서, 보편적으로 연구되고 있는 방법으로서 격리 구조는 유사하나, 실현 방법상 본 발명에서는 처음부터 모두 SDB를 이용하여 격리하였고, 소자격리 구현과정으로 볼 때, 여기서는 상기 선행관련 특허 (1), (2)와 같이 소자 외부에 대해서만 격리가 가능하나 본 발명에서는 소자외부와 소자내부를 함께 절연막을 이용하여 격리시킬 수 있는 점이 다르다.
한편, 선행 관련 논문들의 예를 들어 본 발명과의 차이점을 기술하면 다음과 같다.
(1). A wafer bonded SOI structure for intelligent power ICs, T Ohoka, T.Yoshitake, H.Kikuchi K.Okonogi, NEC, Japan, Proc. of '94 Int`l symp. on power semiconductor devices ICs, Switzerland,, '94. 5는 특정지역을 매몰된 SOI 구조로 만들어 평탄화시킨 후, 웨이퍼 본딩하여 소자의 하부를 절연시키고, 두께가 수 ㎛되게 연마한 후, 측면도 애칭하여 산화막을 성장시킴으로써 소자와 소자사이를 격리시킨 것으로서, SDB 방법으로 소자 하부를 SOI 구조로 만들어 격리시켰고, 소자간은 측면을 애칭하고 산화막을 성장하여 격리시켰지만, 본 발명에서는 모두를 SDB 방법으로 격리시켰고 소자와 소자사이는 물론, 소자 내부의 채널영역과 표류영역 사이도 격리시킨 점이 다르다.
(2).New dielectric isolation for high voltage power ICs by single silicon polysilicon direct bonding(SPSDB) technique, Y.Sugawara, Y. Inoue, S.Ogawa and S.Kurita, Hitachi, Japan, Proc. of '92 Int'l symp. on power semiconductor devices ICs, Tokyo, `92. 5.는 웨이퍼 표면을 V-grooving한 후 산화시킨 다음, 그 위에 폴리실리콘 후막을 증착, 연마-평탄화하여, 웨이퍼 본딩하고, 다시 앞면을 연마하여 매몰된 산화물 절연층 구조물만 남김으로써 소자와 소자간을 silicion island로 만들어 격리시킨 소자의 격리 구조물을 만드는 일반적인 방법이다.
(3). A 50V smart power process with dielectric isolation by SIMOX, J. Weyers H.Vogt, Fraunhofer, Germany, IEDM'92는 원하는 지역에 선택적으로 산소를 주입하여, SIMOX 기판을 만든 다음에 트렌치 격리를하여, 소자간을 절연막으로 완전히 격리 시켰으며, 여기에 CMOS, VDMOS, NPN transistor, JFET 등을 함께 집적화한 것이나, SIMOX 기판을 사용할 경우 활성층의 두께가 얇아서 소자동작 저항이 높고, 큰 전류를 얻기 힘들며, 더욱이 소자와 소자사이만 격리가 가능하지만, 본 발명에서는 소자와 소자사이 및 소자 내부를 절연시키기 위해 처음부터 모두 SDB의 공정을 사용하였으며, 소자의 동작전류와 동작저항 등의 제한을 벗어날 수 있는 장점이 있다.
(4). A trench-gate injection enhanced lateral IEGT on SOI, T.Matsudai, M.Kitagawa and A.Nakagawa, Toshiba, Japan, Proc. of '95 Int'l symp. on power semiconductor devices ICs, Yokohama, '95. 5.는 SOI 상에 LIGBT의 일종인 IEGT(injection enhanced multiple trench gate structure)를 만들었으며, 여러 게이트를 트렌치 속에 형성시켜 소오스의 투사 효율을 높였지만, 구조상으로 볼 때 본 발명과는 판이하게 다르고, 게이트 및 채널층이 트렌치의 벽을 따라 형성되기 때문에 채널의 표면 이동도가 낮고, 소자를 수직으로 만들어야 하기 때문에 직접화가 다소 어려워진다.
(5). Bonded SOI technologies for high voltage application,, T.Abe M.Katayama, Shin-Etsu, Japan, '96 Int'l symp. on power semiconductor devices ICs, Hawaii, '96. 5. 는 웨이퍼 본딩으로 산화막 매몰층을 만든 후에 산화막을 이용한 식각 멈춤을 이용하여 윗면을 다시 연마하는 방법으로서 여러 다양한 두께에 대하여 소자와 소자간을 절연시키는 구조물을 만들어 고압소자의 기판을 만드는 방법을 제안한 것이다.
(6). High temperature performance of SOI nd bulk silicon RESURF LDMOS transistors, E.Arnold, T.Letavic, S.Merchant and H.Bhimnathwala, Philips, Philips North American Co. '96 Int'l symp. on power semiconductor devices ICs, Hawaii, '96.5.는 SDB 방법과 트렌치 격리를 사용하여 소자와 소자 사이를 산화막으로 격리하였으며, 이 방법으로 SOI 기판위의 표류층의 두께를 매우 얇게하여 600V 이상의 고내압 소자를 만든 것이 특징이나, 절연 방법은 차이가 있지만 결과적으로 상기 선행 관련 논문 (1), (3)과 같이 소자와 소자 사이만 산화막으로 절연시켰으며, 본 발명에서와 같은 소자 내부의 절연에는 적용할 수 없는 다른 방법이다.
고내압소자는 드레인에 인가되는 높은 동작전압을 견디게 하기 위하여 수 백V급에서는 공통적으로 표류영역은 수1015/㎤ 정도의 낮은 도핑 농도와 10㎛이상의 긴 채널영역과 드레인 간의 수평거리를 필요로 하고 있다.
더불어, pn 접합만으로 제작된 종래의 소자구조에서는 도 2와 같이 pn 접합역바이어스의 내압만으로 드레인의 고전압을 견디게 하기 위해서는 5㎛ 이상의 깊은 표류영역과 채널영역의 수직적인 접합깊이를 필요로 한다.
이 깊은 접합깊이는 보통 전압의 CMOS(Complementary Metal Oxide Semiconductor) 소자의 얕은 접합 깊이와는 상반된 것으로서 동일기판에 논리제어 회로 소자인 CMOS와 고내압 소자인 LDMOS를 탑재하여 정밀하게 도평농도를 제어한다는 것을 어렵게 할 뿐만 아니라, 낮은 도핑 농도에서 깊은 접합깊이를 얻는다는 것 자체도 제조공정상 한계가 있어, 진보된 방법으로 도 3과 같이 표류영역(22)을 실리콘 기판(25)과 산화물 절연막(23)으로 절연시킨 구조가 연구개발되고 있다.
그러나 이 구조도는 상기 도 2와 비교할 때, 기판과의 전압항복(12)은 방지 되지만 표류영역과 N+소오스와의 사이에 일어나는 전류단락(punch through)(14)과 표류영역과 채널영역 간의 전압항복과 전류누설(13)을 방지하지는 못한다.
따라서, 본 발명은 도 2에서의 표류영역과 소오스 사이에 일어나는 전류단락(14)과 표류영역과 채널영역간의 전압항복과 전류누설(13)에 해당하는 도 3에서의 도면부호 소오스 전류단락(34)과 채널영역 전압항복 및 전류누설(33)을 방지하기 위한 것이다.
제1도는 본 발명의 고내압 소자 구조도.
제 2도는 접합만으로 격리된 형태의 종래 소자 구조도.
제3도는 절연막으로 소자외부가 격리된 형태의 종래 소자 구조도.
제4a,g도는 본 발명에 따른 제조 공정 단면도.
도면의 주요부분에 대한 부호의 설명
1, 21, 41 : 채널영역 2, 22, 42 : 표류영역
3, 25, 46 : 기판 4 : 격리벽
5, 26, 47 : 소오스 단자 6, 27, 48 : 게이트 단자
7, 28, 49 : 드레인 단자 2, 29,5 0 : 폴리실리콘 게이트층
9, 30, 51 :소오스 단자 연결 금속층
10, 31, 52 : 게이트 단자 연결 금속층
11, 32, 53 : 드레인 단자 연결 금속층
12 : 표류영역과 기판 사이의 접합에서 전압항복이 일어나는 경로
13 : 표류영역과 채널영역 사이 접합의 전압항복이나 접합 전류누설이 일어나는 경로
13, 34 : 표류영억과 소오스 사이에서 전류단락이 일어나는 경로
15, 35, 54: 트랜지스터의 정상전류가 흐르는 채널영역 표면에서 접합 전압항복이 일어나는 경로
23, 43 : 소자의 외부 절연 산화막 24, 25 : 폴리실리콘의 충진층
33 : 표류영역과 채널영역 사이의 접합 전압항복이나 접합 전류누설이 일어나거나 표류층에서의 충돌이온화에 의한 비정상 전류가 흘러가는 경로
44 : 채널영역과 표류영역 사이의 절연막
55 : 채널 항복전압을 높여주기 위하여 게이트를 표류영역쪽으로 확장시킨 영역
56 : 트랜지스터의 동작시 정상전류가 흐르는 채널영역 표면의 채널층
57 : 채널영역과 표류영역간의 절연막 꼭지점 단차 형성지역
58 : P-실리콘 기판 62 : 채널영역 연결층
63 : 소오스층 64 : 드레인층
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명에서는 도 1에서 보는 바와 같이 도 3과 비교할 때, 채널영역(41)과 표류영역(42) 사이에 이산화실리콘(SiO2)막(44), 즉 반도체 공정에서 흔히 간단히 산화막으로 말하는 전기적 절연막의 벽이 추가로 형성되어 있다.
이 채널영역과 표류영역간의 절연막(44)의 벽의 높이는 정상전류가 흐르는 채널이 채널영역(41)의 표면에만 형성되기 때문에 게이트의 최저전압(OV)에도 채널영역의 표면이 공핍이 되는 거리(약 0.5㎛ 정도)를 고려하여 게이트 쪽(50)으로 표면 가까이 형성해 주는 것이 좋다.
그러나 너무 표면에 가까우면 표면의 돌출한 꼭지점의 경계에 의하여 항복이 낮아질 수가 있고, 채널표면의 발열 특성도 나빠질 수가 있으므로 소자에 전기적 사양에 따라 적절한 선택이 필요하다.
이 채널영역과 표류영역간의 절연막(44)이 있음으로 인하여 직접적으로 나타 나는 결과는 다음과 같다.
첫째, 도3에 나타나 있는 표류영역과 소오스 간의 전류단락(punch through)(34)을 방지할 수 있다.
기존 소자에서 이 전류단락(34)은 드레인(28)에 인가하는 전압이 높아짐에 따라 표류영역(N-형)(22)의 전위가 높아질 때 채널영역(P형)(21)의 공핍층이 소오스(26)까지 확장됨으로써 채널영역(21)이 전자의 흐름을 막아주는 장벽구실을 못하게 되고, 결국 소오스(26)에서 막대한 양의 전자가 채널영역(21)과 표류영역(22)을 거쳐 드레인(28)쪽으로 흘러나가는 일종의 회로단락(short)현상이다.
이 전류단락은 같은 기판에 탑재된 CMOS의 회로에서 논리 동작전압을 안정화 시키는데 도움이 되도록 하기 위하여 채널영역의 도핑농도를 1016/㎤정도로 낮게 하거나, 소자의 전류이득을 크게 하기 위하여 소오스와 표류영역 간의 거리를 짧게했을 때 일어나기 쉽다.
둘째, 도 3에서 도면부호 33의 경로에서 발생하기 쉬운 표류영역과 채널영역 pn 접합의 역바이어스 전압항복을 방지할 수가 있다.
기존의 구조에서 이 항복전압은 표류영역(22)의 도핑농도가 낮고 채널영역(21)과 표류영역(22)의 수직적 깊이가 깊을수록 증가되어 개선된다.
이 전압항복을 수백V 이상으로 크게 해주기 위하여 표류영역(22)의 도핑농도는 수 1015/㎤ 이내로 해 주어야 하고, 채널영역과 표류영역의 깊이도 보통 5㎛ 이상이 필요하게 되는 제약조건이 따르며, 이 조건들은 제조과정에서 도핑 농도의 조정을 어렵게 한다.
셋째로는, 충돌이온화(impact ionization)에 의한 비정상 전류의 발생을 억제할 수 있다는 것이다.
이 충돌이온화는 드레인의 고전압에 의하여 고전계가 형성되어 있는 표류영역 내부에서 외부로부터 소량의 자유전자가 유입되면, 이것이 이 지역에서 자체의 고전계에 의하여 가속되어 에너지를 얻어 반도체 충만대역에 있는 속박전자를 전도대로 충돌-이온화시킴으로써 다시 자유전자와 정공이 생성시키는 현상으로서, 비정상 전류의 원천(source)이다.
이 소량의 유입된 전자는 동작 대기상태, 즉 게이트 전압이 OV인 상태에서는 표류영역(22) 주위의 채널영역이나 기판과 형성된 pn 접합의 역바이어스에 의한 누설전류로 인한 것이다.
본 발명의 소자에서는 도 1에서 채널영역과 표류영역 사이의 절연막(44)으로 인하여 소자의 내부에서 pn접합이 형성되는 부분(41a)이 채널영역(41)(P형)과 표류영역(42)(N-형)의 표면인 얇은 채널층 이외에는 없으므로 누설전류가 최소한으로 억제되어 초기 충돌이온화가 잘 일어나지 않게 된다.
그리고 초기 충돌이온화가 일어난다고 할지라도 표류영역(42) 내부의 전위분포상 드레인(49)에서 표류영역(42)의 바닥을 거쳐 도 3에서의 전류누설의 경로(33)를 거쳐 소오스(47)로 흐르는 전류의 통로가 도 1에서의 절연막(44)에 의하여 차단되어 있다.
이 전류흐름의 차단으로 표류영역(42)에서 다시 발생하는 2차적인 충돌이온화와 비정상 전류의 증식이 억제되고, 결과적으로 소자의 동작 신뢰성이 높아진다.
그리고 도 1에 도시된 바와같이, 채널 전압항복(54)은 표류영역(42)과 채널영역(41)의 표면, 즉 채널지역 가장자리의 pn 접합 역바이어스 항복전압으로서, 소자가 동작시에는 채널 형성지역(56)에서 흐르는 정상적인 채널의 전류가 반도체의 내부에서 게이트(48)에 의하여 제어되어야 하기 때문에 절연막(44)으로 차단할 수 없는 부분이다.
그러나 이 채널 항복전압(54)의 특성은 채널영역(41)이나 표류영역(42) 표면의 도핑농도에 의하여 결정되는 순수한 pn 접합의 역바이어스 전압항복 보다는 절연막(44), 55의 폴리실리콘(50)내 게이트의 경계면에 의하여 형성되는 기하학적인 배치구조에 의하여 지배된다.
본 소자에서 일어나는 유일한 채널 전압항복(54)을 충분히 높일려면 게이트확장지역(55)을 만들어 주고, 이 수평거리가 절연막(44)의 위쪽에 있는 표면에 돌출한 꼭지점으로부터 충분한 거리(수 ㎛)로 유지시켜 주면, 이 항복전압이 크게 개선되어 소자의 전체적인 동작전압과 누설전류를 개선시킬 수가 있다.
이 게이트 확장지역(55)과 같이 게이트 확장법에 의한 표면 전압항복의 개선 기술은 사용조건이 소자의 종류마다 조금씩 다를뿐 그 개념 자체는 LDMOS와 같은 고압소자를 제조하는 과정에서 이미 널리 사용되어온 것이다.
그리고, 도 4a 내지 도 4g는 본 발명의 고내압 소자 제조 공정의 각 단면도이다.
본 발명의 제조공정은 종래기술의 도 3에 의한 소자의 제조 공정과 비교할 때, 도 4a의 실리콘 기판식각 과정에서, 채널영역과 표류영역 간의 절연막 꼭지점 단차 지역(57)을 형성하기 위하여 시차를 둔 2단계 식각 공정으로 나누어서 추가로 만들어 주는 공정만 추가될 뿐 나머지는 동일하며, 이와같은 개별공정들은 일반적인 것으로서 반도체를 제조하는 공정에서 이미 개발되어 있다.
이 공정단계를 간략하게 기술하면 다음과 같다.
도 4a는 초기에 P-형 실리콘 기판(58)을 식각하는 공정으로서, 최종적으로 소자가 위치하는 부분을 상하로 뒤집은 상태에서 수행된다.
이 공정은 기판을 수 ㎛의 깊이로 플라즈마나 화학용액으로 식각(etching)을 하며, 이 도 4a에서 위로 돌출한 부분이 실제로 소자가 탑재될 부분이다.
여기서 상기 도 1의 채널영역과 표류영역 간의 절연막(44)은 도 4a의 도면부호 57에 나타나 있으며, 이 빗금침 부분이 꼭지점이 된다.
이 꼭지점 부분의 깊이가 소자의 가장자리 보다 조금 얕기 때문에 이 단차로 인하여 별도의 공정, 즉 식각 시차를 둔 2단계의 식각공정이 필요하다.
도 4b는 실리콘 기판(58) 식각이 끝난 후, 실리콘 기판을 900℃이상의 고온에서 산소(02)로 자체의 표면을 열산화시켜 주거나 화학적 기상 성장법(chemical vapor deposition)에 의하여 수㎛ 정도의 산화막(SiO2)을 도포하여 산화막 절연층(43)을 형성시켜 주는 과정이다.
도 4c는 실리콘 웨이퍼를 표면을 평탄화 하기 위하여 플라즈마 화학적 기상 성장법으로 400℃ 이하의 저온에서 폴리실리콘(45) 후막을 상기 도 4b에서 형성된 표면의 단차 이상으로 도포한 후, 표면을 화학-기계적 연마법으로 평탄하게 연마한 것이다.
도 4d는 실리콘 웨이퍼를 뒤집어서 사용하기 위하여 윗면에 N형의 불순물이 도핑된 또 다른 웨이퍼(46)를 웨이퍼 직접 접합법(wafer direct bonding)으로 밀봉 접착시키고 열처리한 후의 도면이다.
도 4e는 웨이퍼에 소자를 탑재시키기 위하여 웨이퍼 상하를 뒤집고 윗면을 앞서와 같은 화학-기계적 연마법으로 연마하여 표면을 상기 산화막이 노출될 때까지 연마하고, 평탄하게 만든 것이다.
이 기계적인 연마과정의 최종단계에서 화학물질의 도움으로 산화막 절연층(43)이 나타나도록 연마 종말면을 조정할 수 있다.
도 4f는 소자의 불순물을 도핑시키는 과정으로서, 우선 채널영역(41)(P형)과 표류영역(42)(N-형)에 대하여 이온 주입기로 채널영역(41)에는 붕소(B)를 수1013/㎠, 표류영역(42)에는 인(P)을 수1012/㎠ 정도로 주입하고, 1000℃ 이상에서 수시간 이상 열확산시킨 후, 소오스층(63)와 드레인층(64)에 비소(As)나 인(P)을, 채널영역 연결층(62)에는 붕소(B)를 각각 수1015/㎠정도로 다시 주입하여 900℃ 정도에서 수십분 동안 열처리하여 채널영역(41), 표류영역(42), 소오스 영역(63), 드레인 영역(64) 및 채널영역 연결층(62)을 형성한 후의 도면이다.
도 4g는 폴리실리콘 게이트층(55)을 저압 화학적 기상 성장법으로 형성한 후, 최종적으로 소오스 단자 연결 금속층(51), 게이트 단자 연결 금속층(52) 및 드레인 단자 연결 금속층(53) 각각에 소오스 단자(47), 게이트 단자(48), 드레인 단자(49)를 형성하여 소자가 완성된 도면이다.
이상과 같은 본 발명은 채널영역과 표류영역의 구조를 갖는 고내압 소자에 있어서 채널영역과 표류영역 사이에 산화물 절연막 구조물을 추가로 형성시켜 줌으로써,
첫째, 소자의 비정상 전류의 직접적인 원인이 되는 표류영역과 소오스와의 전류단락과 표류영역과 채널영역 사이의 pn 접합의 전압항목을 방지하여 동작내압을 향상시킬 수 있고,
둘째, 표류영역 주위에 형성되는 pn 접합의 면적이 최소화됨으로써 접합에서 발생하는 누설전류와, 이로 인하여 발생하는 표류영역에서의 충돌이온화의 초기 생성이 억제되며, 이 충돌이온화에 의하여 전류가 발생하더라도 드레인에서 표류영역의 바닥을 거처 소오스로 흐르는 누설전류 흐름의 경로가 차단됨으로써 이 전류의 흐름으로 인하여 표류영역에서 다시 발생하는 2차적인 충돌이온화 즉, 비정상 전류의 증식을 억제할 수 있게 되어 소자의 신뢰성이 개선된다.
결론적으로 말하면, 본 발명에 의하여 소자의 채널 표면의 접합 전압항복을 제외한 모든 내부전압항복과 누설전류가 차단되어, 소자의 동작내압과 신뢰성이 개선되며, 이와 관련된 소자 내부적인 파라미터인 표류층의 깊은 접합깊이와 낮은 도핑농도의 요구 제약조건 해소로 소자구조 설계상의 유연성이 확보된다.
본 발명은 드레인 수백V 이상의 고전압을 인가하여 구동하는 고압소자를 제조하는데 있어서 소자동작시 고전압을 견디게 하기 위하여 소자 내부의 채널영역과 표류영역 사이에 표면의 전류 채널지역을 제외하고는 모두 절연물인 산화막(SiO2) 벽을 형성시켜 줌으로써, 소자의 동작내압을 개선시킴은 물론, 표류영역 주위로부터의 접합 누설전류를 최소화하고 충격이온화(impact ionization)에 의한 비정상 전류의 발생과 그 흐름을 억제시켜 소자의 신뢰성을 향상시켜 주는데 그 목적이 있다.

Claims (5)

  1. 기판(46) 상에 채널층을 갖는 채널영역(41)과 표류영역(42)을 갖고, 상기 각영역(41,42) 표면에 pn 접합부분 위에 금속단자로 연결된 소오스(47), 드레인 영역위에 금속단자로 연결된 드레인(49), 및 상기 표면에 형성된 폴리실리콘 게이트(50) 위에 금속단자로 연결된 게이트(48)를 구비한 고내압 소자에 있어서, 상기 채널영역 표면의 채널층을 제외한 채널영역과 표류영역 사이에 절연막(44)의 벽을 사용하여 전기적으로 격리시킨 구조를 갖는 것을 측징으로 하는 고내압 소자.
  2. 제1항에 있어서, 상기 절연막(44)의 높이는 상기 게이트의 최저전압에서 채널영역의 표면이 공핍이 되는 거리에 따라 게이트 쪽으로 표면 가까이 형성되는 높이인 것을 특징으로 하는 고내압 소자.
  3. 제1항에 있어서, 상기 채널영역(41)의 항복전압을 높이기 위해 상기 절연막(44)의 위쪽에 있는 표면에 돌출한 꼭지점으로부터 수평거리가 수 ㎛ 거리로 유지하도록 게이트 확장지역이 형성된 것을 특징으로 하는 고내압 소자.
  4. 기판(58) 위에 절연막(43)을 도포하는 제 1 공정과 ; 상기 제 1 공정의 결과물에 폴리실리콘(45) 후막을 형성한 후 그 표면을 평탄화시키는 제 2 공정과 ; 평탄화된 표면에 다른 기판 (46)을 웨이퍼 직접 접합법으로 밀봉 접착시키고 열처리하는 제 3 공정과 ; 상기 제 3 공정으로 형성된 웨이퍼에 소자를 탑재하기 위해 상기 기판 상하를 뒤집은 후 윗면을 산화막이 노출될 때까지 연마하고, 평탄화시키는 제 4 공정과 ; 상기 기판(58)에 소정의 이온을 주입하여 채녈영역(41), 표류영역(42), 소오스(63), 드레인(64) 및 채널영역 연결층(62)을 형성하는 제 5공정과 ; 상기 제 5 공정 결과물 표면에 폴리실리콘 게이트(55)를 LPCVD 법으로 형성한 후 소오스 금속 연결단자(51), 게이트 금속 연결단자(52), 드레인 금속 연결단자(53)를 형성하는 제 6 공정으로 이루어진 고내압 소자 제조방법에 있어서, 상기 제 1 공정 이전에 채널영역과 표류영역간의 절연막 꼭지점 단차지역(57)을 형성하기 위해 시차를 두고 2단계 식각공정으로 나누어서 상기 기판(58)을 식각하는 공정을 부가하는 것을 특징으로 하는 고내압 소자 제조방법.
  5. 제4항에 있어서, 상기 기판(58) 식각은 상기 꼭지점 부분의 깊이가 소자의 가장자리 보다 조금 얕도록 식각하는 것을 특징으로 하는 고내압 소자.
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