CN1985358A - 使用不结合sti的半导体生长工艺形成的有源区 - Google Patents

使用不结合sti的半导体生长工艺形成的有源区 Download PDF

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Abstract

可以形成半导体器件而不使用STI工艺。在半导体主体上形成绝缘层。去除掉绝缘层的一部分以露出半导体主体，例如露出裸露的硅。在露出的半导体主体上生长半导体材料，例如硅。然后可以在生长的半导体材料中形成器件，例如晶体管。

Description

使用不结合STI的半导体生长工艺形成的有源区
技术领域
本发明涉及一种半导体器件，更尤其涉及使用不结合STI的半导体生长工艺形成有源区。
背景技术
半导体集成电路包括形成在半导体主体，例如衬底上的很多的器件。这些器件，例如晶体管形成在半导体主体的有源区中。有源区通常被绝缘区彼此隔离。例如，对于由大于0.5μM尺寸形成的半导体器件通常使用场氧化物隔离，已知的LOCOS。例如，小于等于0.25μM的更小尺寸的集成电路通常使用浅沟槽隔离(STI)。
图1a-c示出了用于形成浅沟槽隔离的有源区20的典型工艺。如图1a所示，提供了半导体衬底10。在衬底10上形成掩模层12，通常是氮化硅和氧化硅层的组合。在要形成隔离的区域中的掩模层12中形成开口14。尽管没有示出，但是使用的是标准的光致抗蚀剂光刻法(例如，使用小于等于90nm的硬掩模)。
现在参考图1b，使用掩膜层12作为掩模刻蚀沟槽16。和沟槽16相邻的半导体衬底10的部分20将是有源区。可以在有源区20上形成晶体管和其它器件。如图1c所示，为了彼此隔离有源区中的器件用绝缘材料填充沟槽16。
用于浅沟槽隔离的一个问题是沟槽填充。高密度等离子体(HDP)广泛用于这种工艺。为了最优化已经尝试了很多工艺条件。然而当顶部沟槽临界尺寸(CD)变得越来越小时，由于形成的空隙所以HDP沉积变得非常困难。当CD从90μm变得越来越小以及为了更好的隔离STI深度变得越来越深时，这些问题只会变得越来越严重。通常的测量是纵横比(AR)，其定义为STI深度比CD宽度。常规的知识是当AR高于3时氧化物填充变得更困难。
为了避免这些问题，已经将主要焦点放在改变工艺条件和沉积和回刻蚀的组合。在其它工艺中，由于低K电介质更好的回流特性所以已经使用这种低K电介质。观点是较好的回流特性将导致更好的填充特性。不幸地是，低K电介质具有它们本身的问题。
用STI的另一个问题是它包括很多工艺步骤：一个掩模步骤、一个RIE、线性氧化物、填充、CMP和多次清洗。更多数量的工艺步骤导致了更高的成本。因此，有必要提出能够避免浅沟槽隔离问题的更低成本工艺。
发明内容
通过提供使用半导体生长工艺形成有源区的本发明的优选实施例，通常可以解决或者避免这些和其它的问题，并通常可以获得技术上的优点。
根据本发明的优选实施例，形成不使用STI工艺的半导体器件。在半导体主体上形成绝缘层。去除掉部分绝缘层以露出半导体主体，例如露出裸露的硅。半导体材料，例如硅，在露出的半导体主体上外延生长。然后可以在生长的半导体材料中形成器件，例如晶体管。
根据本发明的另一个实施例，半导体器件包括半导体衬底和由半导体材料形成并且位于半导体衬底上的多个有源区。每个有源区在有源区的半导体材料和衬底的半导体材料接触的衬底处具有界面。多个隔离区设置在衬底上面并且和有源区相邻，使得每个有源区通过隔离区域和另一有源区隔离。可以在有源区中形成晶体管或者其它器件。
本发明的优选实施例的优点是，消除了STI工艺，可以避免很多的复杂问题。例如，由于形成了绝缘层作为覆盖层，所以不再存在沟槽填充问题。而且，不需要应用子光刻技术或者用新电介质填充沟槽。优选实施例的工艺被简化了，并且比当前使用的隔离技术需要更少的步骤。
附图说明
为了更全面地理解本发明和其优点，现在结合附图对下述的描述作出参考。
图1a-1c是常规工艺流程的横截面图；
图2a-2f是优选实施例的工艺流程的横截面图；
图3示出了替换的结构；以及
图4a-4b示出了替换的实施例的工艺步骤。
具体实施方式
下面具体讨论当前优选实施例的构成和使用。然而，应当理解的是，本发明提供了很多可适用的本发明的概念，其可以概括在特定上下文的宽泛变化中。所讨论的特定实施例仅仅是对构成和使用本发明的特定方式的说明，而不限制本发明的范围。
将在特定的上下文中关于优选实施例描述本发明，也就是使用不结合STI的半导体生长工艺形成有源区。在优选实施例中，本发明包括硅衬底，在其上面生长硅层并充当用于器件形成的有源区。如下面讨论的，本发明还可以用于其它的材料和衬底。
图2a-2f示出了将用于描述本发明的优选实施例的步骤的典型工艺流程的横截面图。参考图2a，提供了半导体主体30。在优选实施例中，半导体主体包括单晶硅层。在其它实施例中，可以使用其它半导体，例如锗、硅锗、砷化镓(或者其它的)。而且，半导体主体30可以是体衬底，衬底上的硅层(例如绝缘体上硅或者外延生长层)，或者在层内的区域(例如阱或者桶)。
在半导体主体30上形成绝缘层32。在优选实施例中，沉积氧化层。例如，通过高密度等离子体沉积、化学气相沉积、四乙基硅氧烷(TEOS)沉积或者其它工艺可以沉积二氧化硅。热生长氧化物也是可能的。作为例子，氧化物可以是沉积的材料，例如硼磷硅玻璃(BPSG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)或者氟硅玻璃(FSG)。还可以使用氧化物之外的材料。例如，绝缘层32可以是氮化物、氮氧化物或者高介电常数(高k)材料(例如Ta2O5、HfO2、或者HfSiON)。优选地，高k材料具有大于大约5的介电常数(其中真空的介电常数是1)。尽管描述成了单层，但是应当理解的是同样可以使用多层电介质结构。
参考图2b，使用标准的光刻机进行沉积和构图光致抗蚀剂层34。可以使用正性抗蚀剂或者负性抗蚀剂。将构图掩模34，以便覆盖将变成绝缘区36的绝缘层32的一部分。图2c示出了进行刻蚀和去除掉光致抗蚀剂34之后的结构。在该阶段，优选的是，可以从衬底30露出裸露的硅。优选使用反应离子刻蚀工艺刻蚀该绝缘层32。露出的部分38将充当有源区生长的籽晶层，其在图2d中示出。
现在参考图2d，在半导体主体30的露出部分38上生长硅层40，以完全地填充绝缘区36之间的沟槽。在优选实施例中，使用外延生长技术。
在优选实施例中，在硅主体30上生长硅层40。在这种情况中，主体30的半导体材料和生长层40的半导体材料相同。然而，在其它实施例中，这不需要这种情况。例如，为了形成应变的半导体层，可以在硅锗主体30上生长硅层，例如，硅锗衬底或者在衬底上的硅锗层。在其它例子中，材料的其它组合也是可以的。
在优选实施例中，绝缘层32被形成为厚度在大约100nm和500nm之间，优选为大约300nm。在其它实施例中，厚度可以更厚(例如高达大约2000nm)或者更薄(例如低至大约10nm)。硅层40优选生长到和这个大约相同的厚度。在次优选的实施例中，硅40可以生长到高于绝缘体36的程度，可以进行另外的绝缘体沉积(未示出)以填充绝缘体36上的区域。
现在参考图2e，对硅层40的上表面进行平面化，以基本上和绝缘层36的上表面成一平面。可以使用保留在绝缘区36之间的硅层40的一部分42作为有源区。尽管优选的是有源区42和绝缘区36是共面的，但是这不是必需的。优选使用化学机械抛光(CMP)进行平面化步骤。可以替代地使用其它平面化技术，例如回刻蚀。在替换实施例中，可以在有源区42上生成热氧化物(未示出)，然后将其去除掉，以得到新的硅表面。
在图3所示的替换实施例中，硅层40生长成小于绝缘体36的厚度。可以使用这种工艺避免图2c所示的平面化步骤。通过后面的绝缘体沉积工艺的能力完全覆盖结构的表面形状可以限制高度差。图3示出了有源区42的上表面如何没有和绝缘区36的上表面共面的一个例子。例如，步骤高度可以类似于在标准STI工艺之后获得的高度。
比较图2e的结构和图1c的结构，可以看出的是，可以和现有技术的有源区20相同的方式使用本发明的有源区42。不像图1c的结构，图2e的实施例将包括半导体主体30和有源区42之间的界面44。优选地，生长高质量的膜40，并因此应当最小化界面(例如，生长膜40和衬底30应当看来是单层)。同样，优选的是，例如使用TEM或者SEM显微图形，在横截面图中是不能检测到衬底30和有源区42之间的界面44。然而，当然，如果衬底30和有源区42由不同的材料构成将可以检测到界面44。
然而，和图1c的STI绝缘体18和衬底20之间的界面相比，半导体主体30和绝缘区36之间的界面将是非常平滑的。在现有技术中，刻蚀沟槽16，结果，平滑的界面是不可能的。另一方面，在图2的实施例中，没有将沟槽刻蚀到衬底中，因此更平滑的界面是可能的。
提供图2f以图示说明器件46，在这种情况中，是MOS晶体管，也就是形成在有源区42中的MOS晶体管。在典型实施例中，在单一芯片上形成很多晶体管(例如几千或者几百万个)。在CMOS器件的情况中，用n型杂质掺杂有源区42的一部分，用p型杂质掺杂有源区的其它部分。如本领域公知的，在p掺杂的有源区中形成n沟道晶体管和在n掺杂的有源区中形成p沟道晶体管。在替换实施例中，在有源区42中和上面形成其它类型的器件，例如双极晶体管、电容器和电阻器作为例子。
如上所述，在图2f中图示说明的器件46是MOS晶体管。如本领域已知的，MOS晶体管46包括设置在有源区42的半导体材料中的源区48和漏区50以及设置在有源区42的半导体材料上面的栅极52。可以使用已知的处理步骤形成晶体管。例如，还可以使用具有埋置栅极的其它MOS晶体管。
如上面的例子所示的，本发明的方案通过使用选择性的硅外延形成有源区来帮助解决和形成STI有关的问题。在这个例子中，不需要沟槽填充，因为用于有源区的硅直接从衬底向上生长。对于这个实施例，可以将工艺步骤的总数量减少50％。
图4a和4b示出了替换实施例，其中在绝缘层32形成之前在半导体主体30中形成浅凹槽48。图4a示出了具有凹槽48的半导体主体，以及图4b示出了已经刻蚀绝缘层32之后的结构(也就是和图2c所示的工艺中相同的点)。该替换实施例是次优选的，因为需要附加的掩模和刻蚀步骤形成凹槽48。
尽管已经参考示意性的实施例描述了本发明，但是该描述不意味着构成限制。通过参考描述，示意性实施例的各种变形和组合，以及本发明的其它实施例对于本领域技术人将是显而易见的。因此意味着附带的权利要求包括了任何这些变形或者实施例。

Claims (28)

1、一种形成半导体器件的方法，该方法包括：
提供半导体主体；
在半导体主体上形成绝缘层；
去除掉绝缘层的一部分以露出半导体主体；
在露出的半导体主体上生长半导体材料；和
在生长的半导体材料中形成器件。
2、如权利要求1的方法，其中提供半导体主体包括提供裸露的硅衬底。
3、如权利要求1的方法，其中形成绝缘体层包括形成氧化物层。
4、如权利要求1的方法，其中绝缘层包括高k电介质层。
5、如权利要求1的方法，其中半导体主体的材料和半导体材料是一样的材料。
6、如权利要求1的方法，其中去除掉绝缘层的一部分包括在绝缘层中刻蚀多个沟槽，以及其中生长半导体材料包括完全填充该沟槽。
7、如权利要求6的方法，还包括将填充的沟槽的上表面平面化。
8、如权利要求1的方法，还包括：
在绝缘层上沉积光致抗蚀剂；和
用掩模对光致抗蚀剂进行构图；
其中去除掉绝缘层的一部分包括使用光致抗蚀剂作为掩模来刻蚀绝缘层。
9、如权利要求1的方法，其中生长半导体材料包括执行可选择的外延工艺。
10、如权利要求1的方法，其中形成器件包括形成晶体管。
11、如权利要求10的方法，其中形成器件包括形成MOS晶体管。
12、一种形成半导体器件而不使用浅沟槽隔离工艺的方法，该方法包括：
在硅主体的上表面上形成绝缘层；
在绝缘层中刻蚀多个沟槽，每个沟槽延伸到半导体主体以露出硅主体的一部分；
外延生长硅以填充沟槽；和
对填充的沟槽的上表面进行平面化。
13、如权利要求12的方法，还包括在硅填充的沟槽的其中一个中形成晶体管器件。
14、如权利要求12的方法，其中形成绝缘层包括形成氧化物层。
15、如权利要求12的方法，其中形成绝缘层包括使用高密度等离子体工艺沉积氧化物。
16、如权利要求14的方法，其中形成绝缘层包括使用TEOS前体气体沉积氧化物。
17、如权利要求14的方法，其中形成绝缘层包括形成氮化物层。
18、一种半导体器件，包括：
半导体衬底；
由半导体材料形成并且设置在半导体衬底上面的多个有源区，每个有源区在有源区的半导体材料和衬底的半导体材料接触的衬底处具有界面；
多个隔离区，其设置在衬底上面并且和有源区相邻，使得每个有源区通过隔离区域和另一有源区隔离；和
多个晶体管，每个晶体管的至少两个掺杂区设置在有源区的半导体材料内以及电极设置在该有源区的半导体材料上面。
19、如权利要求18的器件，其中有源区具有厚度以及其中隔离区具有厚度，以及其中有源区的厚度大约等于隔离区的厚度。
20、如权利要求19的器件，其中隔离区的厚度和有源区的厚度在100nm和500nm之间。
21、如权利要求18的器件，其中晶体管包括MOS晶体管，该MOS晶体管包括设置在有源区的半导体材料内的源区和漏区以及设置在有源区的半导体材料上的栅极。
22、如权利要求21的器件，其中用n型杂质掺杂有源区的一部分，以及用p型杂质掺杂有源区的其它部分，并且其中多个晶体管包括CMOS晶体管。
23、如权利要求18的器件，其中晶体管包括双极晶体管。
24、如权利要求18的器件，其中衬底和有源区之间的界面在横截面图上是不可检测的。
25、如权利要求18的器件，其中隔离区包括氧化物区。
26、如权利要求18的器件，其中隔离区包括氮化物区。
27、如权利要求18的器件，其中隔离区包括高k电介质区。
28、如权利要求18的器件，其中有源区的半导体材料和半导体衬底的半导体材料是相同的材料。
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