JPS6118148A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6118148A JPS6118148A JP13716984A JP13716984A JPS6118148A JP S6118148 A JPS6118148 A JP S6118148A JP 13716984 A JP13716984 A JP 13716984A JP 13716984 A JP13716984 A JP 13716984A JP S6118148 A JPS6118148 A JP S6118148A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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- Power Engineering (AREA)
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＩＣ，ＬＳＩ等の半導体装置の製造方法に関し
、特に素子の高密度化を図ると共にその信頼性の向上を
図り得る素子間分離構造の形成を可能とした製造方法に
関するものである。
、特に素子の高密度化を図ると共にその信頼性の向上を
図り得る素子間分離構造の形成を可能とした製造方法に
関するものである。
一般にＩＣ，ＬＳＩ等の半導体装置においては、チップ
内の回路を構成する多数の素子は夫々電気的に絶縁分離
される必要がある６現在ＬＳＩの製造工程で一般に行な
われている素子間分離法はＬａｃｏｓ （シリコン選択
酸化）法と呼ばれるものでＳｉ３ Ｎ４膜（シリコンナ
イトライド膜）をマスクとしてシリコン基板の表面を選
択酸化し、この酸化膜を分離領域とするものである。
内の回路を構成する多数の素子は夫々電気的に絶縁分離
される必要がある６現在ＬＳＩの製造工程で一般に行な
われている素子間分離法はＬａｃｏｓ （シリコン選択
酸化）法と呼ばれるものでＳｉ３ Ｎ４膜（シリコンナ
イトライド膜）をマスクとしてシリコン基板の表面を選
択酸化し、この酸化膜を分離領域とするものである。
ところが、このカー法では酸化時の熱応力からシリコン
基板の欠陥発生を防止するため前記Ｓｉ３ Ｎ４膜の下
側にパッドＳｉＯ２と呼ばれる熱酸化膜を設けなければ
ならず、これがため酸化時にパッドＳｉＯ２膜を通して
酸素がシリコン基板に侵入し、横方向の酸化が進行して
所謂バーズビークが形成される現象が起こる。そして、
このバーズビークによって素子間分離領域の幅寸法が増
大し、素子領域の有効面積が減少して集積密度の向上が
阻害される結果となっている。
基板の欠陥発生を防止するため前記Ｓｉ３ Ｎ４膜の下
側にパッドＳｉＯ２と呼ばれる熱酸化膜を設けなければ
ならず、これがため酸化時にパッドＳｉＯ２膜を通して
酸素がシリコン基板に侵入し、横方向の酸化が進行して
所謂バーズビークが形成される現象が起こる。そして、
このバーズビークによって素子間分離領域の幅寸法が増
大し、素子領域の有効面積が減少して集積密度の向上が
阻害される結果となっている。
このＬＯＣＯ８法に対する素子間分離技術として、１９
８２年発行のＩ Ｅ Ｄ Ｍ （Ｉｎｔｅｒｎａｔｉｏ
ｎａｌＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅ
ｔｉｎｇ） Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ第
２４１頁にシリコンの選択エピタキシャル技術を用いた
方法で提案されている。この方法は、第１図に示すよう
に、シリコン基板１の表面に形成した厚さ１〜２μｍの
熱酸化ＳｉＯ２膜２をフォトエツチングして素子領域と
なるべき部分を開口し、その上で開口されたシリコン基
板１の表面に単結晶シリコン層３をエピタキシャル成長
させる方法である。こうして形成せしめた単結晶シリコ
ン層３を素子領域として、前記ＳｉＯ２膜を２を素子間
分離領域として使用する。
８２年発行のＩ Ｅ Ｄ Ｍ （Ｉｎｔｅｒｎａｔｉｏ
ｎａｌＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅ
ｔｉｎｇ） Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ第
２４１頁にシリコンの選択エピタキシャル技術を用いた
方法で提案されている。この方法は、第１図に示すよう
に、シリコン基板１の表面に形成した厚さ１〜２μｍの
熱酸化ＳｉＯ２膜２をフォトエツチングして素子領域と
なるべき部分を開口し、その上で開口されたシリコン基
板１の表面に単結晶シリコン層３をエピタキシャル成長
させる方法である。こうして形成せしめた単結晶シリコ
ン層３を素子領域として、前記ＳｉＯ２膜を２を素子間
分離領域として使用する。
この技術によれば、ＬＯＣＯ８法におけるようなバース
ビークの発生が全くないため、素子間分離領域の微細化
を図り、素子の集積度を向上できる。しかしながらこの
技術では、同図のようにエピタキシャル成長された単結
晶シリコン層３の上部側面にＳｉＯ２膜２と所要の角度
をなす傾斜面、所謂ファセット４が発生し易く、このフ
ァセット４が形成されると単結晶シリコン層３とＳｉＯ
２膜２の境界部にＶ字型の溝が形成され平坦度が著しく
損なわれる。そして、Ｖ字溝の存在により、以後の工程
でゲート電極のパターニングの後もゲート材料がエツチ
ングされずに溝中に残り、ゲート間がショートする等の
信頼性を低下させる問題が生じることになる。因みに、
シリコン基板として（１００）面結晶を用いた場合前記
ファセットは（，３１１）或いは（１１１）面であり、
それはこれらの面の成長速度が遅いためであると考えら
れている。・また、系にＨＣＬを用いる選択エピタキシ
ル成長技術においてはＨＣＬによるシリコンの異方的な
エツチング効果も加わってファセットは一層顕著になる
。本発明者の検討によればエビタキャル層の結晶性を向
上するためにエピタキシル成長速度を遅くすればするほ
どファセットは大きくなる傾向にあった。このように、
ファセットの発生は結晶学的に避けられないものである
。
ビークの発生が全くないため、素子間分離領域の微細化
を図り、素子の集積度を向上できる。しかしながらこの
技術では、同図のようにエピタキシャル成長された単結
晶シリコン層３の上部側面にＳｉＯ２膜２と所要の角度
をなす傾斜面、所謂ファセット４が発生し易く、このフ
ァセット４が形成されると単結晶シリコン層３とＳｉＯ
２膜２の境界部にＶ字型の溝が形成され平坦度が著しく
損なわれる。そして、Ｖ字溝の存在により、以後の工程
でゲート電極のパターニングの後もゲート材料がエツチ
ングされずに溝中に残り、ゲート間がショートする等の
信頼性を低下させる問題が生じることになる。因みに、
シリコン基板として（１００）面結晶を用いた場合前記
ファセットは（，３１１）或いは（１１１）面であり、
それはこれらの面の成長速度が遅いためであると考えら
れている。・また、系にＨＣＬを用いる選択エピタキシ
ル成長技術においてはＨＣＬによるシリコンの異方的な
エツチング効果も加わってファセットは一層顕著になる
。本発明者の検討によればエビタキャル層の結晶性を向
上するためにエピタキシル成長速度を遅くすればするほ
どファセットは大きくなる傾向にあった。このように、
ファセットの発生は結晶学的に避けられないものである
。
また、前記選択エピタキシャル技術ではシリコン基板（
ウェーハ）内のエビタキャル層の厚さのばらつきが大き
く、たとえば直径７６ＩＩｆｆｉｌのウェーハを用いた
場合、ウェーハ内のエピタキシャル層の厚さの均一性は
±５〜１０％である。したがって同図のようにウェーハ
内の場所によってエピタキシャル層（単結晶シリコン層
）３がＳｉＯ２２よりも上に突出し或いはこれよりも下
になる部分が生じ、同一のウェーハ内での平坦度が著し
く損なわれ、前述のように信頼性の低下を生じることに
なる。
ウェーハ）内のエビタキャル層の厚さのばらつきが大き
く、たとえば直径７６ＩＩｆｆｉｌのウェーハを用いた
場合、ウェーハ内のエピタキシャル層の厚さの均一性は
±５〜１０％である。したがって同図のようにウェーハ
内の場所によってエピタキシャル層（単結晶シリコン層
）３がＳｉＯ２２よりも上に突出し或いはこれよりも下
になる部分が生じ、同一のウェーハ内での平坦度が著し
く損なわれ、前述のように信頼性の低下を生じることに
なる。
本発明の目的は素子間分離領域の微細化と平坦性を向上
し、これにより素子の集積度と信頼性を向上することの
できる半導体装置の製造方法を提供することにある。
し、これにより素子の集積度と信頼性を向上することの
できる半導体装置の製造方法を提供することにある。
本発明の他の目的は平坦構造を半導体ウェーハの全面に
わたって得ることのできる製造方法を提供することにあ
る。
わたって得ることのできる製造方法を提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板の主面上に絶縁膜と耐磨耗性膜を
形成した後これをパターニングし、その開口部に新たに
単結晶層を充分厚く形成しかつこれを前記絶縁膜表面と
一致するまで研磨して平坦化することにより、素子間分
離領域を微細化して素子の集積度を向上すると共に、素
子領域と素子間分離領域の上面を一致させてその平坦化
を達成することができ、これにより信頼性の向上を図る
こともできる。
形成した後これをパターニングし、その開口部に新たに
単結晶層を充分厚く形成しかつこれを前記絶縁膜表面と
一致するまで研磨して平坦化することにより、素子間分
離領域を微細化して素子の集積度を向上すると共に、素
子領域と素子間分離領域の上面を一致させてその平坦化
を達成することができ、これにより信頼性の向上を図る
こともできる。
第２図は本発明をＮチャネルＭＯ８ＯＬＳＩに適用した
実施例を示し、特に素子間分離構造の製造プロセスを中
心に示すものである。
実施例を示し、特に素子間分離構造の製造プロセスを中
心に示すものである。
先ず、第２図（Ａ）のようにＰ型のシリコン（半導体）
基板１１を熱酸化して主面に１〜２μｍ厚のＳｉＯ２膜
１２を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉ３ Ｎ
４１３を形成する。このＳｉ３ Ｎ４膜１３は後述する
ように研磨時のストッパ層として作用するものであり、
ストッパとしての機能を損わない範囲でできるだけ薄く
形成し、例えば５００〜１００ＯＡ程度とする。
基板１１を熱酸化して主面に１〜２μｍ厚のＳｉＯ２膜
１２を形成し、その上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉ３ Ｎ
４１３を形成する。このＳｉ３ Ｎ４膜１３は後述する
ように研磨時のストッパ層として作用するものであり、
ストッパとしての機能を損わない範囲でできるだけ薄く
形成し、例えば５００〜１００ＯＡ程度とする。
次に、同図（Ｂ）のようにフォトレジスト膜１４をパタ
ーニングし、これをマスクとして前記Ｓｉ３ Ｎ４膜１
３とＳｉＯ２膜１２をパターンエツチングする。このと
き、 ＳｉＯ２膜１２は垂直にエツチングされることが
好ましく、このためＲＩＥ （反応性イオンエツチング
）法等の異方性の強いエツチング法を使用する。これに
より、残されたＳｉＯ□膜１２ａは素子間分離領域とし
て形成されることになる。
ーニングし、これをマスクとして前記Ｓｉ３ Ｎ４膜１
３とＳｉＯ２膜１２をパターンエツチングする。このと
き、 ＳｉＯ２膜１２は垂直にエツチングされることが
好ましく、このためＲＩＥ （反応性イオンエツチング
）法等の異方性の強いエツチング法を使用する。これに
より、残されたＳｉＯ□膜１２ａは素子間分離領域とし
て形成されることになる。
次に、フォトレジスト膜１４を除去した後に同図（Ｃ）
に示すようにシリコン基板１１の融出している部分のみ
に選択的にＰ型の単結晶シリコン層１５をエピタキシャ
ル成長させる。この選択エピタキシャル成長は反応ガス
として５ｉＨ２ＣＱ２−ＨＣＱ Ｈ２系を用い、ジボ
ラン（８２Ｈｅ ）等の不純物ソースガスを使用する。
に示すようにシリコン基板１１の融出している部分のみ
に選択的にＰ型の単結晶シリコン層１５をエピタキシャ
ル成長させる。この選択エピタキシャル成長は反応ガス
として５ｉＨ２ＣＱ２−ＨＣＱ Ｈ２系を用い、ジボ
ラン（８２Ｈｅ ）等の不純物ソースガスを使用する。
そして、単結晶シリコン層１５は前記ＳｉＯ２膜１−２
ａよりも充分に厚く、すなわちＳｉＯ２膜１２ａの上に
張り出すように形成する。これにより、ファセット（Ｖ
型の溝）の発生を未然に防止することができる。
ａよりも充分に厚く、すなわちＳｉＯ２膜１２ａの上に
張り出すように形成する。これにより、ファセット（Ｖ
型の溝）の発生を未然に防止することができる。
しかる上で、同図（Ｄ）のようにシリコン基板ｌｌの表
面を研磨し、ＳｉＯ２膜１２ａ上に張り出た単結晶シリ
コン層１５を研磨する。この研磨は単結晶シリコン層重
５の表面がＳｉＯ２膜１２ａの表面と一致するまで、正
確にはＳｉ３ Ｎ４膜１３ａの表面と一致するまで行な
う。研磨法には通常のシリコンウェーハの鏡面仕上げに
用いられている方法が利用でき、即ち回転される研磨布
にウェーハを押しつければよい。研磨材としては通常Ｋ
ＯＨのようなアルカリ性溶液にＳｉＯ２の微粉末を混ぜ
たスラリ°−を用いる。このとき、単結晶シリコン層１
５とＳｉＯ２膜１２ａとの研磨速度の比は１５：１程度
でありＳｉＯ２膜１２ａがシリコン層１５の研磨に対す
るストッパとして作用できるが、ＳｉＯ２膜１２ａ上に
形成したＳｉ３ Ｎ４膜１３ａに対するシリコン層１５
の研磨比は５０：１であり、ＳｉＯ２膜１２ａ単独の場
合よりも格段に高い研磨比が得られ、前述した表面の一
致、つまり平坦化を極めて高精度に行なうことができる
。
面を研磨し、ＳｉＯ２膜１２ａ上に張り出た単結晶シリ
コン層１５を研磨する。この研磨は単結晶シリコン層重
５の表面がＳｉＯ２膜１２ａの表面と一致するまで、正
確にはＳｉ３ Ｎ４膜１３ａの表面と一致するまで行な
う。研磨法には通常のシリコンウェーハの鏡面仕上げに
用いられている方法が利用でき、即ち回転される研磨布
にウェーハを押しつければよい。研磨材としては通常Ｋ
ＯＨのようなアルカリ性溶液にＳｉＯ２の微粉末を混ぜ
たスラリ°−を用いる。このとき、単結晶シリコン層１
５とＳｉＯ２膜１２ａとの研磨速度の比は１５：１程度
でありＳｉＯ２膜１２ａがシリコン層１５の研磨に対す
るストッパとして作用できるが、ＳｉＯ２膜１２ａ上に
形成したＳｉ３ Ｎ４膜１３ａに対するシリコン層１５
の研磨比は５０：１であり、ＳｉＯ２膜１２ａ単独の場
合よりも格段に高い研磨比が得られ、前述した表面の一
致、つまり平坦化を極めて高精度に行なうことができる
。
次に、同図（Ｅ）のようにシリコン層１５の表面を軽く
酸化して厚さ２００〜３００Ａ程度の薄いＳｉＯ２膜１
６を形成し、続いて熱りん酸等を用いてＳｉ３ Ｎ４膜
１３ａを同図（Ｆ）のようにエツチング除去する。この
とき、シリコン層１５はＳｉＯ２膜１６によって被われ
ているためエツチング液がシリコン層１５の表面を冒す
のを防止できる。そして、その後にＳｉＯ２膜１６を除
去すれば、同図（Ｇ）のようにＳｉＯ２−膜１２ａを素
子間分離領域とし、シリコン層を素子領域とした構造が
完成される。
酸化して厚さ２００〜３００Ａ程度の薄いＳｉＯ２膜１
６を形成し、続いて熱りん酸等を用いてＳｉ３ Ｎ４膜
１３ａを同図（Ｆ）のようにエツチング除去する。この
とき、シリコン層１５はＳｉＯ２膜１６によって被われ
ているためエツチング液がシリコン層１５の表面を冒す
のを防止できる。そして、その後にＳｉＯ２膜１６を除
去すれば、同図（Ｇ）のようにＳｉＯ２−膜１２ａを素
子間分離領域とし、シリコン層を素子領域とした構造が
完成される。
なお、第３図は以上のようにして形成されたウェーハの
素子領域に通常プロセスに従ってゲート絶縁膜１７．ゲ
ート電極１８．ソース・ドレイン領域１９からなるＮチ
ャネルＭＯＳトランジスタを形成したものである。
素子領域に通常プロセスに従ってゲート絶縁膜１７．ゲ
ート電極１８．ソース・ドレイン領域１９からなるＮチ
ャネルＭＯＳトランジスタを形成したものである。
この方法によれば、素子間分離領域としてのＳｉ０２膜
１２ａにバーズビークが発生することがないため、この
分離領域の微細化を図ることができ、素子の高集積化に
有効となる。また、素子領域としての単結晶シリコン層
１５は分離領域のＳｉＯ２膜１２ａよりも充分に厚くエ
ピタキシャル成長させかつこれを研磨しているので、フ
ァセット（ｖ溝）が形成されることはなく、かつウェー
ハ各部において若干のエピタキシャル成長の差が生じて
いても全てこれを平坦に形成することができ、後工程に
おける種々の不具合を防止して信頼性の向上を達成でき
る。
１２ａにバーズビークが発生することがないため、この
分離領域の微細化を図ることができ、素子の高集積化に
有効となる。また、素子領域としての単結晶シリコン層
１５は分離領域のＳｉＯ２膜１２ａよりも充分に厚くエ
ピタキシャル成長させかつこれを研磨しているので、フ
ァセット（ｖ溝）が形成されることはなく、かつウェー
ハ各部において若干のエピタキシャル成長の差が生じて
いても全てこれを平坦に形成することができ、後工程に
おける種々の不具合を防止して信頼性の向上を達成でき
る。
（１）半導体基板の主面上に絶縁膜と耐磨耗性膜を形成
した後これをパターニングし、その開口部に新たに単結
晶層を充分厚く形成しかつこれを前記絶縁膜表面と一致
するまで研磨して平坦化しているので、素子間分離領域
の微細化は容易であり、素子の高集積化が達成できる。
した後これをパターニングし、その開口部に新たに単結
晶層を充分厚く形成しかつこれを前記絶縁膜表面と一致
するまで研磨して平坦化しているので、素子間分離領域
の微細化は容易であり、素子の高集積化が達成できる。
（２）同様に単結晶層を充分厚く形成してからこれを研
磨しているので、ファセットを防止でき、かつウェーハ
内各部における単結晶層の厚さのばらつきを解消でき、
これによりウェーハー全体にわたって平坦化を実現し、
信頼性の向上に有効となる。
磨しているので、ファセットを防止でき、かつウェーハ
内各部における単結晶層の厚さのばらつきを解消でき、
これによりウェーハー全体にわたって平坦化を実現し、
信頼性の向上に有効となる。
（３）絶縁膜の上に耐磨耗性膜を形成しているので、単
結晶層の研磨に際して耐磨耗性膜がストッパとして作用
することになり、これにより平坦化のための研磨作業を
容易にすると共に、平坦精度を向上することができる。
結晶層の研磨に際して耐磨耗性膜がストッパとして作用
することになり、これにより平坦化のための研磨作業を
容易にすると共に、平坦精度を向上することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、素子間分離領域としてのＳｉＯ２膜は必ずし
も熱酸化膜である必要はなくＣＶＤ法、プラズマＣＶＤ
法、スパッタ法等で形成してもよい。
も熱酸化膜である必要はなくＣＶＤ法、プラズマＣＶＤ
法、スパッタ法等で形成してもよい。
また、これらの方法で形成した膜と熱酸化膜との重ね膜
でもよい。更にはＳｉＯ２以外の膜でもよい。
でもよい。更にはＳｉＯ２以外の膜でもよい。
また、耐磨耗性膜は必ずしもＳｉ３ Ｎ４膜である必要
はなく、硬度の高い耐磨耗性の膜であればＴａ２０ｗｇ
のような膜でもよい。なお、前例では耐磨耗性膜を除去
しているが、素子特性に悪影響を及ぼさない材料であれ
ばこれをそのまま残しておいてもよい。
はなく、硬度の高い耐磨耗性の膜であればＴａ２０ｗｇ
のような膜でもよい。なお、前例では耐磨耗性膜を除去
しているが、素子特性に悪影響を及ぼさない材料であれ
ばこれをそのまま残しておいてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮチャネルＭＯ５Ｌ
ＳＩに適用した場合について説明したが、それに限定さ
れるものではなく、ＰチャネルＭＯ８ＬＳＩ、相補型Ｍ
Ｏ８ＬＳ１．更にはバイポーラＬＳＩ等にも適用できる
。
をその背景となった利用分野であるＮチャネルＭＯ５Ｌ
ＳＩに適用した場合について説明したが、それに限定さ
れるものではなく、ＰチャネルＭＯ８ＬＳＩ、相補型Ｍ
Ｏ８ＬＳ１．更にはバイポーラＬＳＩ等にも適用できる
。
第１図は従来方法の不具合を説明するための断面図、
第２図（Ａ）〜（Ｇ）は本発明方法を説明するための工
程断面図、 第３図はＮチャネルＭＯＳトランジスタに適用した状態
を示す断面図である。 １１・・・シリコン基板（半導体基板）、１２゜１２ａ
・・・ＳｉＯ２膜（絶縁膜、素子間分離領域）、１３．
１３ａ・・・５１３Ｎ４膜（耐磨耗性膜）、１５・・・
単結晶シリコン層、１６・・・ＳｉＯ□膜、１７・・・
ゲート絶縁膜、１８・・・ゲート電極、１９・・・ソー
ス・ドレイン領域。 第 １ 図 第 ３ 図 第 ２ 図 第 ２ 図 （Ｅ）
程断面図、 第３図はＮチャネルＭＯＳトランジスタに適用した状態
を示す断面図である。 １１・・・シリコン基板（半導体基板）、１２゜１２ａ
・・・ＳｉＯ２膜（絶縁膜、素子間分離領域）、１３．
１３ａ・・・５１３Ｎ４膜（耐磨耗性膜）、１５・・・
単結晶シリコン層、１６・・・ＳｉＯ□膜、１７・・・
ゲート絶縁膜、１８・・・ゲート電極、１９・・・ソー
ス・ドレイン領域。 第 １ 図 第 ３ 図 第 ２ 図 第 ２ 図 （Ｅ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面上に絶縁膜とその上に耐磨耗性膜
を形成する工程と、これら耐磨耗性膜と絶縁膜とを所定
パターンに形成し前記半導体基板の主面を部分的に露出
させる工程と、この露出された主面上に新たな単結晶半
導体層を前記耐磨耗性膜上に張り出すように充分な厚さ
に形成する工程と、この単結晶半導体層をその表面が前
記耐磨耗性膜ないし絶縁膜の表面に一致するまで研磨し
て平坦化する工程とを備えることを特徴とする半導体装
置の製造方法。 ２、平坦化研磨の後に耐磨耗性膜を除去してなる特許請
求の範囲第１項記載の半導体装置の製造方法。 ３、シリコン半導体基板の主面上に絶縁膜としてＳｉＯ
＿２膜を形成し、耐磨耗性膜としてＳｉ＿３Ｎ＿４膜を
形成し、露出された基板には単結晶シリコン層をエピタ
キシャル成長によって形成してなる特許請求の範囲第１
項又は第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13716984A JPS6118148A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13716984A JPS6118148A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6118148A true JPS6118148A (ja) | 1986-01-27 |
Family
ID=15192429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13716984A Pending JPS6118148A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118148A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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