JPH05198667A - 分離領域のプレーナ化技術 - Google Patents

分離領域のプレーナ化技術

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JPH05198667A
JPH05198667A JP4166798A JP16679892A JPH05198667A JP H05198667 A JPH05198667 A JP H05198667A JP 4166798 A JP4166798 A JP 4166798A JP 16679892 A JP16679892 A JP 16679892A JP H05198667 A JPH05198667 A JP H05198667A
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polysilicon layer
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ベルナルド・ダブリュー・ボーランド
Barbara Vasquez
バーバラ・バスキューズ
Wang James Jen-Ho
ジェイムズ・ジェンホウ・ワン
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Abstract

(57)【要約】 【目的】 半導体ウェハ上の能動領域および分離領域を
相互に平面化する、実現容易かつコストの安い方法を得
る。 【構成】 半導体ウェハ（１０）は、半導体ウェハの一
部分を覆い、その他の部分を露出させておく絶縁材料の
アイランド１２を有する状態で準備される。この絶縁体
のアイランド１２はそれ自身の上部表面を覆うポリシリ
コンの層１３を有している。シリコンのブランケット層
１６，１７が半導体ウェハ１０の露出部分２１の上にあ
る絶縁体アイランド相互の間と絶縁体アイランドの上部
表面を覆っているポリシリコン層１３を覆うようにデポ
ジションされる。このシリコンのブランケット層はその
後、化学機械的手段によって平面化される。これによっ
て、分離領域および能動領域の平面表面（プレーナ表
面）を形成することができ、ここで絶縁体アイランドは
分離領域である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体製品に関
し、さらに詳細には半導体材料のプロセス技術に関す
る。
【０００２】
【従来の技術】従来、半導体デバイス上の能動領域の分
離は一般的に非プレーナ化（非平面化）技術、例えばシ
リコンのローカル酸化（LOCOS)によって実現されてき
た。互いに平面な（プレーナな）能動領域および分離
（アイソレーション）領域を伴う高いアスペクト比を有
する分離を実現しようと、いくつかの方法、例えばPOLY
バッファLOCOS、選択エピタキシャル成長および絶縁材
料のポリッシングが試みられてきたがいずれも失敗に終
わっている。これらの方法のどれも半導体デバイスの適
切な平面化（プレーナ化）を達成できず、許容しがたい
寄生キャパシタンスを生じさせてしまう。または実現が
難しいために実際の製造には一般に使用されていない。
【０００３】
【解決すべき課題】従来型の分離手法は高性能な半導体
デバイスを製造するための能動領域と分離領域との間の
プレーナ化を実現するには不適切であるということは理
解されよう。したがって、平面な能動領域および平面な
分離領域を実現する方法を得ることが望ましい。さら
に、プレーナ化を実現するだけでなく、プロセスコスト
が安く、容易に実行可能な方法であることが望ましい。
【０００４】
【課題を解決するための手段】本発明に従った方法は半
導体ウェハの分離領域および能動領域を平面化するもの
であるとして説明される。半導体ウェハは、半導体ウェ
ハの一部分を覆い、その他の部分を露出させておく絶縁
材料の島状領域（以下アイランド）を有する状態で準備
される。この絶縁体のアイランドはそれ自身の上部表面
を覆うポリシリコンの層を有している。シリコンのブラ
ンケット層が半導体ウェハの露出部分の上にある絶縁体
アイランド相互の間と絶縁体アイランドの上部表面を覆
っているポリシリコン層を覆うようにデポジションされ
る。このシリコンのブランケット層はその後、化学機械
的手段によって平面化される。これによって、分離領域
および能動領域の平面表面（プレーナ表面）を形成する
ことができ、ここで絶縁体アイランドは分離領域であ
る。
【０００５】
【実施例】図１は、エピタキシャルデポジションのプロ
セスを経た半導体ウェハ１０の横断面図である。本発明
においては、能動領域および分離領域の平面化（プレー
ナ化）はプロセスのユニークな組み合わせによって実現
される。しかしながら、半導体ウェハ１０を平面化する
準備のためにいくつかの準備工程が必要となる。一般的
に半導体ウェハ１０はシリコンからできているが、他の
適当な材料、例えばガリウムヒ素などでもよい。
【０００６】絶縁体アイランド１２は半導体ウェハ１０
上に連続した半導体層を成長させるか、デポジションす
ることによって形成される。次に連続したポリシリコン
の層を前記連続した絶縁体層の上にデポジションする。
ここで図１は連続した絶縁体層または連続したポリシリ
コン層を図示しておらず、その代わりにこれらの領域
を、この後に実施されるエッチングプロセスを経た後の
絶縁体アイランドまたは領域１２およびポリシリコン層
１３を図示している。前記連続した絶縁体層の成長また
はデポジション、および前記連続したポリシリコン層の
デポジションを行うための方法は半導体技術の分野では
周知であり、従ってここでは説明しない。しかしなが
ら、前記連続した絶縁体層の厚みは０．５ミクロンから
３．０ミクロンの間で変化し、実質的に１．０ミクロン
になるように調整されている。一方、前記連続したポリ
シリコン層の厚みは０．０８ミクロンから０．５ミクロ
ンの間で変化し、実質的に０．２ミクロンになるように
調整されている。さらに、この連続した絶縁体層はいく
つかの材料、例えば二酸化シリコン、窒化シリコン、ま
たはその他の適当な絶縁材料で形成可能である。
【０００７】在来のパターン化手法による連続したポリ
シリコン層および連続した絶縁体層のパターン化によっ
て絶縁体アイランド１２およびポリシリコン層１３のサ
イドウォールの所望の傾斜を選択することが可能にな
る。この所望の傾斜は特定のアプリケーション（応用用
途）に依存して変化する。しかしながら、高性能の半導
体デバイスにおいては絶縁体アイランド１２のサイドウ
ォールは垂直またはほぼ垂直にすることが好適である。
絶縁体アイランド１２の垂直サイドウォールはいくつか
のメカニズム、例えば寄生キャパシタンスの減少および
分離プロセスバイアスの低減などによって半導体デバイ
スの性能を向上させる。ここでプロセスバイアスとはフ
ォトリソグラフィックによって定義される形状と同じ形
状の最終的な大きさまたは寸法との間の大きさまたは寸
法の違いである。
【０００８】連続したポリシリコン層および連続した絶
縁体層をパターン化することによって半導体ウェハ１０
の表面２１が露出する。通常ドープされた領域１４が半
導体基板１０の中に、通常よく知られたイオン打ち込み
および拡散の方法で形成される。絶縁体アイランド１２
がそれ自身が覆っている半導体基板１０の領域にドーパ
ントが侵入するのを防ぐので、半導体基板１０中のドー
プ領域１４は自己整合される。ドープ領域１４は半導体
デバイスのさまざまな異なった構造に成りうる。例えば
埋め込み層、ＮウェルまたはＰウェルである。半導体ウ
ェハ１０の露出表面２１に異なったドーパントをインプ
ラントおよび拡散することによって異なったデバイス構
造を選択することができる。さらに、露出表面２１の個
々の選択は在来のフォトリソグラフィックマスキングに
よって実現され、これによって選択された露出領域２１
に対して異なったドーパントをインプラントすることが
できる。露出表面２１を個別に選択することによって、
同一の半導体基板１０上にいくつかのデバイス構造を組
み合わせて形成することが可能になる。
【０００９】本発明においては、ポリシリコンで覆われ
た絶縁体アイランド１２を形成した後、半導体ウェハ１
０はシリコンのブランケット層で覆われる。ここで、通
常の清浄手法、例えばフッ化水素酸エッチングまたは塩
化水素酸エッチングが、エピタキシャルデポジションの
ために半導体ウェハ１０の洗浄に用いられることは理解
されよう。シリコンのブランケット層は在来型のエピタ
キシャル法によってデポジションされ、これによって半
導体ウェハ１０の露出領域２１の上と同時に、ポリシリ
コン層１３の上にもシリコンを堆積させる。しかしなが
ら、半導体ウェハ１０の露出部分２１は本来単結晶であ
り、一方ポリシリコン層１３は本来多結晶なので、２種
類の異なったデポジションが同時に発生する。露出表面
２１上のデポジションは単結晶として組成され、エピタ
キシャルシリコン１６を形成する。そしてポリシリコン
層１３上のデポジションは多結晶に組成され、多結晶層
１７を形成する。したがって、ポリシリコン層１３は絶
縁体アイランド１２の上面におけるデポジションを制御
し、多結晶膜の形成を可能にしている。一方単結晶デポ
ジションも露出部分２１に形成可能になっている。エピ
タキシャルデポジションは所望の厚みが得られるまで続
けられる。典型的には、エピタキシャルシリコンの望ま
しい厚みは、露出領域２１の幅および絶縁体１２の高さ
足すポリシリコン層１３の高さに依存して決まる。通常
は露出領域２１がポリシリコン層１３のちょうど上にな
るぐらいまで充填されるのが望ましい。
【００１０】一度ブランケットエピタキシャルデポジシ
ョンが満足に完了すると、半導体ウェハ１０のプレーナ
化の準備が整ったことになる。
【００１１】図２は一般にポリッシングシステムによっ
て行われる化学機械的プロセスを施した後の半導体ウェ
ハ１０の横断面図である。図１に示されたような状態で
受け取られた半導体ウェハ１０は化学機械手段によって
処理され、ポリシリコン層１７およびポリシリコン層１
３を除去して、絶縁体または分離領域１２および能動領
域２２を持つ平面な（プレーナ）表面を形成する。
【００１２】本発明では、前記化学機械的プロセスは機
械的なプロセスと化学的なプロセスとを組み合わせて材
料を除去するポリッシングプロセスによって実現させ
る。在来型のポリッシングプロセスを用いることによっ
て、材料間において選択的または異なった除去率を持た
せることができる。例をあげれば、シリコンを除去また
はポリッシュするための用途の在来型のスラリーと在来
型の機械を用いた場合、エピタキシャルシリコン１６、
ポリシリコン層１７およびポリシリコン層１３は一分間
当たり25,000オングストロームの割合で除去される。一
方で絶縁体１２は一般に一分間当たり100オングストロ
ームの割合で除去される。1.0オングストロームの絶縁
体を除去するごとに250.0オングストロームのシリコン
が除去されるという除去率の違いによって、エピタキシ
ャルシリコン１６、ポリシリコン層１７およびポリシリ
コン層１３の除去を絶縁体１２で停止するように行うこ
とが可能になる。従って、平面な分離領域または絶縁体
領域１２および平面な能動領域２２を実現する。さら
に、絶縁体１２を停止領域として使用することによっ
て、エピタキシャルシリコン１６の厚みは絶縁体１２の
厚みによって制御される。従って、絶縁体１２の厚みが
容易に計測できるので、プレーナシリコン能動領域２２
の厚みは容易に決定できる。さらに、ポリッシングプロ
セスが終わった後、半導体ウェハ１０からスラリーの残
留物を取り除くのには在来の洗浄手法が用いられる。
【００１３】本発明の別の実施例においては、ポリシリ
コン層１７が除去され、ポリシリコン層１３の一部およ
びエピタキシャルシリコン１６もまた除去され、エピタ
キシャルシリコン１６と平面になっているポリシリコン
１３の薄膜が残る。この薄膜の厚みは絶縁体１２の上に
おいておおよそ200オングストロームから2,000オングス
トロームの幅を持つ。次にこの小量のポリシリコンは酸
化され、薄膜のポリシリコンは二酸化シリコンに変化す
る。一方で、おおよそ同じ量だけのエピタキシャルシリ
コンも二酸化シリコンへと変化する。この変質した二酸
化シリコンは続くフッ化水素酸によるプロセスによって
取り除くことができる。
【００１４】絶縁体領域１２とシリコン能動領域２２と
の相互の平面性は本発明によって容易に実現できる。絶
縁体領域１２とシリコン能動領域２２とを相互に平面に
することによって、半導体デバイスの寄生キャパシタン
スの減少、半導体デバイスの性能の向上、絶縁体領域１
２およびシリコン能動領域２２の適切な平面度の達成、
を低コストで実現する。
【００１５】ここで、以上に相互に平面な能動領域およ
び分離領域を持つとともに垂直なウォールを有する分離
領域を形成するための方法が開示されたことは理解され
るだろう。露出した２つの異なった材料上へのエピタキ
シャルシリコンのデポジションによって２つの異なった
型の材料が形成されること、およびこれらの材料を続く
段階で化学機械的手段によって除去することによって平
面な分離領域およびお平面な能動領域を実現する。
【図面の簡単な説明】
【図１】図１は本発明に従ったエピタキシャルデポジシ
ョンプロセス処理された半導体ウェハの横断面図であ
る。
【図２】図２は図１の半導体ウェハが化学機械的手段に
よって平面化された後の横断面図である。
【符号の説明】
１０ 半導体基板 １２ 絶縁体アイランド １３ ポリシリコン層 １４ ドープ領域 １６ エピタキシャルシリコン １７ エピタキシャルシリコン ２１ 露出領域 ２２ 能動領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・ジェンホウ・ワン アメリカ合衆国アリゾナ州テンピ、サウ ス・ミル・アベニュー8393

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウェハ（１０）上の分離領域（２
    ２）を平面化する方法であって：前記半導体ウェハ上に
    形成されたパターニングされた絶縁体（１２）および前
    記パターニングされた絶縁体上に形成されたパターニン
    グされたポリシリコン層（１３）を有し、前記半導体ウ
    エハの一部分（２１）を露出させるように半導体ウェハ
    を準備する段階；前記パターニングされたポリシリコン
    層（１３）および前記半導体ウェハの前記露出部分（２
    １）を覆うようにシリコンのブランケット層（１６，１
    ７）をデポジションする段階；および化学機械手段によ
    って前記シリコンのブランケット層（１６，１７）を平
    面化し、平面な表面をもたらす段階；を含むことを特徴
    とする方法。
  2. 【請求項２】 ドープ領域（１４）に対して自己整合さ
    れる能動シリコン領域（２２）および絶縁体領域（１
    ２）を形成する方法であって：半導体基板（１０）を準
    備する段階；前記半導体基板上にチャンネルストップ領
    域を形成する段階；前記シリコン基板上に絶縁体層（１
    ２）をデポジションする段階；前記絶縁体層上にポリシ
    リコン層（１３）をデポジションする段階；前記ポリシ
    リコン層および前記絶縁体層をパターニングして半導体
    基板（１０）の一部分（２１）を露出させ、絶縁体のア
    イランドを該絶縁体アイランドの上面がポリシリコンで
    覆われるように形成する段階；前記パターニングされた
    半導体基板上にエピタキシャルシリコン（１６，１７）
    のブランケット層をデポジションする段階であって、前
    記エピタキシャルシリコン（１６，１７）は前記絶縁体
    アイランドの間を充填するように堆積させ、さらにポリ
    シリコン層（１３）の上にも堆積させるところの段階；
    および前記ポリシリコン層の上にある前記エピタキシャ
    ルシリコン（１６，１７）を化学機械的手段によって除
    去し、これによって平面な表面を形成する段階；を含む
    ことを特徴とする方法。
JP4166798A 1991-06-03 1992-06-03 分離領域のプレーナ化技術 Pending JPH05198667A (ja)

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