JP3262434B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にMOSFETの高集積化を行うためのゲート
電極の形成プロセスに関する。
係り、特にMOSFETの高集積化を行うためのゲート
電極の形成プロセスに関する。
【0002】
【従来の技術】LSIに使用されるMOSFETは、そ
の集積度を上げるために、年々ゲート長が短くなってき
ており、現在は、0.1μmに達しようとしている。こ
のため、MOSFETのチャンネル部の不純物濃度はシ
ョートチャネル効果を抑制するために、ゲート長の短縮
と共に増大している。しかし、チャンネル部の不純物濃
度の増大に伴い、ソースやドレイン部のジャンクション
容量の増大を招き、デバイスの応答速度の劣化を引き起
こしている。
の集積度を上げるために、年々ゲート長が短くなってき
ており、現在は、0.1μmに達しようとしている。こ
のため、MOSFETのチャンネル部の不純物濃度はシ
ョートチャネル効果を抑制するために、ゲート長の短縮
と共に増大している。しかし、チャンネル部の不純物濃
度の増大に伴い、ソースやドレイン部のジャンクション
容量の増大を招き、デバイスの応答速度の劣化を引き起
こしている。
【0003】このような不都合を防止するために、マス
クを使用して、ゲート直下のチャンネル部のみに不純物
をイオン注入し、ソースやドレイン直下には不純物が注
入されないようにする方法も提案されているが、ゲート
のマスクとの合わせずれがあるために、必ずしも良好な
結果を得るに至っていないのが現状である。
クを使用して、ゲート直下のチャンネル部のみに不純物
をイオン注入し、ソースやドレイン直下には不純物が注
入されないようにする方法も提案されているが、ゲート
のマスクとの合わせずれがあるために、必ずしも良好な
結果を得るに至っていないのが現状である。
【0004】また、ゲート電極は、その抵抗が低いほ
ど、デバイスの応答速度が速くなるので、低抵抗な配線
材料の開発もおこなわれている。この材料としては、金
属を気相成長させたものが、抵抗が低くて良好であるこ
とが知られている。しかし、ゲート電極形成において、
RIE(反応性イオンエッチング)では加工が難しく、
開発が進んでいないのが現状である。
ど、デバイスの応答速度が速くなるので、低抵抗な配線
材料の開発もおこなわれている。この材料としては、金
属を気相成長させたものが、抵抗が低くて良好であるこ
とが知られている。しかし、ゲート電極形成において、
RIE(反応性イオンエッチング)では加工が難しく、
開発が進んでいないのが現状である。
【0005】
【発明が解決しようとする課題】以上述べたように、従
来の半導体装置の製造方法では、高集積化に対して、良
好なゲートを製造するプロセスが確立されておらず、M
OSFETの高密度化の障害になっていた。
来の半導体装置の製造方法では、高集積化に対して、良
好なゲートを製造するプロセスが確立されておらず、M
OSFETの高密度化の障害になっていた。
【0006】本発明は、上記のような従来技術の問題点
を解消し、ゲート直下のチャンネルのみに不純物をイオ
ン注入することを可能にすると共に、ゲート電極形成時
に、セルフアラインにより、気相成長で堆積させた金属
膜を形成できるようにして、高集積化に適した、且つ高
速動作のできる、MOSFETを製造することを可能に
した半導体装置の製造方法を提供することを目的とす
る。
を解消し、ゲート直下のチャンネルのみに不純物をイオ
ン注入することを可能にすると共に、ゲート電極形成時
に、セルフアラインにより、気相成長で堆積させた金属
膜を形成できるようにして、高集積化に適した、且つ高
速動作のできる、MOSFETを製造することを可能に
した半導体装置の製造方法を提供することを目的とす
る。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板表面が平坦な状態のままで半導体基
板上に素子分離領域を形成する第1の工程と、前記半導
体基板上にバッファ酸化膜とシリコン窒化膜を順次重ね
て形成する第2の工程と、前記シリコン窒化膜にゲート
電極を形成するための溝を形成する第3の工程と、前記
溝を通じて前記半導体基板中にチャンネル不純物をイオ
ン注入する第4の工程と、前記シリコン窒化膜をマスク
として前記溝内のバッファ酸化膜を除去し、その後に、
熱酸化によってゲート酸化膜を形成する第5の工程と、
シリコン窒化膜およびゲート酸化膜の上に、シリコン膜
を十分に厚く堆積する第6の工程と、機械的な研磨によ
って、前記シリコン膜の表面をエッチングし、前記シリ
コン窒化膜の溝の中にシリコン膜を埋め込み、このシリ
コン膜をゲートとする第7の工程であって、前記シリコ
ン膜を選択的にエッチングして、シリコン窒化膜よりも
薄くし、シリコンとシリサイド反応を起こす金属を堆積
し、次に熱を加えてシリサイド反応を起こさせ、金属上
に選択的に成長する気相成長法により、金属膜を成長さ
せて、ゲートを形成するようにした、第7の工程と、を
備える半導体装置の製造方法を提供するものである。
に、本発明は、基板表面が平坦な状態のままで半導体基
板上に素子分離領域を形成する第1の工程と、前記半導
体基板上にバッファ酸化膜とシリコン窒化膜を順次重ね
て形成する第2の工程と、前記シリコン窒化膜にゲート
電極を形成するための溝を形成する第3の工程と、前記
溝を通じて前記半導体基板中にチャンネル不純物をイオ
ン注入する第4の工程と、前記シリコン窒化膜をマスク
として前記溝内のバッファ酸化膜を除去し、その後に、
熱酸化によってゲート酸化膜を形成する第5の工程と、
シリコン窒化膜およびゲート酸化膜の上に、シリコン膜
を十分に厚く堆積する第6の工程と、機械的な研磨によ
って、前記シリコン膜の表面をエッチングし、前記シリ
コン窒化膜の溝の中にシリコン膜を埋め込み、このシリ
コン膜をゲートとする第7の工程であって、前記シリコ
ン膜を選択的にエッチングして、シリコン窒化膜よりも
薄くし、シリコンとシリサイド反応を起こす金属を堆積
し、次に熱を加えてシリサイド反応を起こさせ、金属上
に選択的に成長する気相成長法により、金属膜を成長さ
せて、ゲートを形成するようにした、第7の工程と、を
備える半導体装置の製造方法を提供するものである。
【0008】
【作用】上記手段において、本発明の半導体装置の製造
方法は、第4の工程を通じて、ゲート領域のチャンネル
部のみ濃度の高い不純物領域を形成させ、一方、第7の
工程以降にソースやドレイン領域に形成すべき拡散層は
不純物濃度を低くでき、しかも、第7の工程で形成する
ゲートには金属ゲートを成長させることができるので、
ショートチャネルに強く、高速動作に適したMOSFE
Tを製造することができる。
方法は、第4の工程を通じて、ゲート領域のチャンネル
部のみ濃度の高い不純物領域を形成させ、一方、第7の
工程以降にソースやドレイン領域に形成すべき拡散層は
不純物濃度を低くでき、しかも、第7の工程で形成する
ゲートには金属ゲートを成長させることができるので、
ショートチャネルに強く、高速動作に適したMOSFE
Tを製造することができる。
【0009】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。
を説明する。
【0010】図1〜図3は本発明の一実施例に係る半導
体装置の製造方法のプロセスを順を追って示す工程図で
ある。
体装置の製造方法のプロセスを順を追って示す工程図で
ある。
【0011】まず、図1(A)に示すように、半導体基
板1、例えば、抵抗が1〜2Ωcm程度で、面方位(1
00)のP型のシリコン基板の表面に、SiO2を半導
体基板1上の溝に埋め込む、いわゆる埋め込み素子分離
法を用いて、素子分離領域2を形成する。これは、後の
工程で、半導体基板1の表面の平坦性を必要とするため
である。
板1、例えば、抵抗が1〜2Ωcm程度で、面方位(1
00)のP型のシリコン基板の表面に、SiO2を半導
体基板1上の溝に埋め込む、いわゆる埋め込み素子分離
法を用いて、素子分離領域2を形成する。これは、後の
工程で、半導体基板1の表面の平坦性を必要とするため
である。
【0012】したがって、他の方法、たとえば通常のL
OCOS法(選択酸化法)で素子分離領域2を形成した
としても、後に何らかの方法で基板表面を平坦にするこ
とができるのであれば、LOCOS法でも、他の方法で
も、適用可能である。
OCOS法(選択酸化法)で素子分離領域2を形成した
としても、後に何らかの方法で基板表面を平坦にするこ
とができるのであれば、LOCOS法でも、他の方法で
も、適用可能である。
【0013】次に、図1(B)に示すように、半導体基
板1の表面を熱酸化法で薄く酸化して、バッファ酸化膜
3を形成する。
板1の表面を熱酸化法で薄く酸化して、バッファ酸化膜
3を形成する。
【0014】次に、その上に、Si3N4膜4をLPC
VD法(減圧CVD法)を用いて、2000〜5000
オングストローム程度、堆積する。
VD法(減圧CVD法)を用いて、2000〜5000
オングストローム程度、堆積する。
【0015】そして、図1(C)に示すように、フォト
リソグラフィ法を用いて、フォトレジスト5でマスクを
パターンニングし、SiO2に対する選択比が高いRI
Eを用いて、Si3N4をエッチングし、ゲート電極の
形にSi3N4膜4に溝を形成する。
リソグラフィ法を用いて、フォトレジスト5でマスクを
パターンニングし、SiO2に対する選択比が高いRI
Eを用いて、Si3N4をエッチングし、ゲート電極の
形にSi3N4膜4に溝を形成する。
【0016】次に、図1(D)に示すように、Si3N
4膜4の溝を通じて、バッファ酸化膜3越しに、半導体
基板1中に、MOSFETのパンチスルーを抑制するに
十分な量のチャンネル不純物、例えばBを、イオン注入
して、チャンネルストッパ層6を形成する。次に、Si
3N4膜4をマスクにして、HFまたはNH4Fなどの
薬品でバッファ酸化膜3を除去する。
4膜4の溝を通じて、バッファ酸化膜3越しに、半導体
基板1中に、MOSFETのパンチスルーを抑制するに
十分な量のチャンネル不純物、例えばBを、イオン注入
して、チャンネルストッパ層6を形成する。次に、Si
3N4膜4をマスクにして、HFまたはNH4Fなどの
薬品でバッファ酸化膜3を除去する。
【0017】次に、図2(A)に示すように、この状態
のままで熱酸化により、MOSFETのゲートとなるゲ
ート酸化膜7を形成する。
のままで熱酸化により、MOSFETのゲートとなるゲ
ート酸化膜7を形成する。
【0018】その後に、図2(B)に示すように、アモ
ルファスシリコンまたはポリシリコンによるシリコン膜
8を、Si3N4膜4の溝が完全に埋まるように、十分
に厚く堆積する。ここで、シリコン膜8に導電性不純物
をイオン注入などを用いて導入して、低抵抗化を行い、
シリコン膜8がアモルファスシリコンなら、さらに再結
晶化も行っておく。
ルファスシリコンまたはポリシリコンによるシリコン膜
8を、Si3N4膜4の溝が完全に埋まるように、十分
に厚く堆積する。ここで、シリコン膜8に導電性不純物
をイオン注入などを用いて導入して、低抵抗化を行い、
シリコン膜8がアモルファスシリコンなら、さらに再結
晶化も行っておく。
【0019】そして、図2(C)に示すように、研磨剤
を用いた機械的なラッピングにより、シリコン膜8を研
磨し、Si3N4膜4が完全に露出するところまでエッ
チバックする。この時、研磨剤を選んで、Si3N4膜
4に対する選択比を高くしておくと、良好な形状が得ら
れる。
を用いた機械的なラッピングにより、シリコン膜8を研
磨し、Si3N4膜4が完全に露出するところまでエッ
チバックする。この時、研磨剤を選んで、Si3N4膜
4に対する選択比を高くしておくと、良好な形状が得ら
れる。
【0020】次に、図3(A)に示すように、Si3N
4膜4に対する高い選択比を持ったポリシリコンのRI
Eを行って、シリコン膜8を約1000オングストロー
ム程度の厚さまでエッチングして、薄くする。この時、
シリコン膜8を酸化して、HFまたはNH4Fで、その
酸化膜を除去することによって、シリコン膜8を薄くす
るような方法を適用してもよい。
4膜4に対する高い選択比を持ったポリシリコンのRI
Eを行って、シリコン膜8を約1000オングストロー
ム程度の厚さまでエッチングして、薄くする。この時、
シリコン膜8を酸化して、HFまたはNH4Fで、その
酸化膜を除去することによって、シリコン膜8を薄くす
るような方法を適用してもよい。
【0021】そして、図3(B)に示すように、シリコ
ンとシリサイド反応を起こす金属、例えば、Tiを約5
00オングストローム程度、スパッタリング法を用いて
堆積し、アニールを行って、Tiをシリサイド化した後
に、Si3N4膜4の上の未反応のTiを、硫酸と過酸
化水素水の混合液に浸して除去し、Si3N4膜4の上
にのみTiシリサイド9を形成する。
ンとシリサイド反応を起こす金属、例えば、Tiを約5
00オングストローム程度、スパッタリング法を用いて
堆積し、アニールを行って、Tiをシリサイド化した後
に、Si3N4膜4の上の未反応のTiを、硫酸と過酸
化水素水の混合液に浸して除去し、Si3N4膜4の上
にのみTiシリサイド9を形成する。
【0022】この後、図3(C)に示すように、金属上
にのみ選択的に成長する、例えばタングステンを、選択
気相成長法を用いて、成長させ、Tiシリサイド9の上
にタングステン10の層を形成し、Si3N4膜4の溝
を埋め込み、ゲート電極を形成する。
にのみ選択的に成長する、例えばタングステンを、選択
気相成長法を用いて、成長させ、Tiシリサイド9の上
にタングステン10の層を形成し、Si3N4膜4の溝
を埋め込み、ゲート電極を形成する。
【0023】次に、図3(D)に示すように、対タング
ステン10と対SiO2に高い選択比を持つRIEで、
Si3N4膜4を全面的に除去し、タングステン10に
よって形成されたゲート電極をマスクにして、セルフア
ラインでソースとドレインの不純物、例えば、Asをイ
オン注入し、活性化アニールを行って、拡散層11を形
成し、MOSFETを完成させる。
ステン10と対SiO2に高い選択比を持つRIEで、
Si3N4膜4を全面的に除去し、タングステン10に
よって形成されたゲート電極をマスクにして、セルフア
ラインでソースとドレインの不純物、例えば、Asをイ
オン注入し、活性化アニールを行って、拡散層11を形
成し、MOSFETを完成させる。
【0024】以上述べたようなプロセスでMOSFET
を製造すると、ゲート直下のチャンネル部のみ、チャン
ネル不純物の濃度が高く、ソースやドレインの拡散層の
チャンネル濃度は薄くすることができるので、パンチス
ルーなど、ショートチャネル効果に強いMOSFETを
得ることができる。
を製造すると、ゲート直下のチャンネル部のみ、チャン
ネル不純物の濃度が高く、ソースやドレインの拡散層の
チャンネル濃度は薄くすることができるので、パンチス
ルーなど、ショートチャネル効果に強いMOSFETを
得ることができる。
【0025】しかも、ソースおよびドレイン拡散層部の
ジャンクション容量を低くすることができ、また、ゲー
ト電極を気相成長させた金属で形成することができるの
で、ゲート電極を低抵抗化することができ、高速動作に
適した、ゲート長の短いMOSFETを実現することが
できる。
ジャンクション容量を低くすることができ、また、ゲー
ト電極を気相成長させた金属で形成することができるの
で、ゲート電極を低抵抗化することができ、高速動作に
適した、ゲート長の短いMOSFETを実現することが
できる。
【0026】なお、上記実施例の方法は、P型FETで
も、N型FETでも同様に適用可能である。
も、N型FETでも同様に適用可能である。
【0027】
【発明の効果】以上述べたように、本発明の半導体装置
の製造方法では、ゲート直下のチャンネル部の濃度を高
くし、ソースやドレインのチャンネル濃度を低くし、更
にゲートを金属で形成するように構成したので、パンチ
スルーなどのショートチャネルに強く、大容量化に適し
た、また高速動作の可能な半導体装置の製造方法が得ら
れる効果がある。
の製造方法では、ゲート直下のチャンネル部の濃度を高
くし、ソースやドレインのチャンネル濃度を低くし、更
にゲートを金属で形成するように構成したので、パンチ
スルーなどのショートチャネルに強く、大容量化に適し
た、また高速動作の可能な半導体装置の製造方法が得ら
れる効果がある。
【図1】本発明の一実施例に係る半導体装置の製造方法
のプロセスを説明する工程図の一部である。
のプロセスを説明する工程図の一部である。
【図2】本発明の一実施例に係る半導体装置の製造方法
のプロセスを説明する工程図の一部である。
のプロセスを説明する工程図の一部である。
【図3】本発明の一実施例に係る半導体装置の製造方法
のプロセスを説明する工程図の一部である。
のプロセスを説明する工程図の一部である。
1 半導体基板 2 素子分離領域 3 バッファ酸化膜 4 Si3N4膜 5 フォトレジスト 6 チャンネルストッパ層 7 ゲート酸化膜 8 シリコン膜 9 Tiシリサイド 10 タングステン 11 拡散層
Claims (2)
- 【請求項1】基板表面が平坦な状態のままで半導体基板
上に素子分離領域を形成する第1の工程と、 前記半導体基板上にバッファ酸化膜とシリコン窒化膜を
順次重ねて形成する第2の工程と、 前記シリコン窒化膜にゲート電極を形成するための溝を
形成する第3の工程と、 前記溝を通じて前記半導体基板中にチャンネル不純物を
イオン注入する第4の工程と、 前記シリコン窒化膜をマスクとして前記溝内のバッファ
酸化膜を除去し、その後に、熱酸化によってゲート酸化
膜を形成する第5の工程と、 シリコン窒化膜およびゲート酸化膜の上に、シリコン膜
を十分に厚く堆積する第6の工程と、 機械的な研磨によって、前記シリコン膜の表面をエッチ
ングし、前記シリコン窒化膜の溝の中にシリコン膜を埋
め込み、このシリコン膜をゲートとする第7の工程であ
って、前記シリコン膜を選択的にエッチングして、シリ
コン窒化膜よりも薄くし、シリコンとシリサイド反応を
起こす金属を堆積し、次に熱を加えてシリサイド反応を
起こさせ、金属上に選択的に成長する気相成長法によ
り、金属膜を成長させて、ゲートを形成するようにし
た、第7の工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項2】前記第7の工程において、気相成長法によ
り、タングステンを成長させるようにした、請求項1に
記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33197193A JP3262434B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33197193A JP3262434B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07193227A JPH07193227A (ja) | 1995-07-28 |
JP3262434B2 true JP3262434B2 (ja) | 2002-03-04 |
Family
ID=18249701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33197193A Expired - Fee Related JP3262434B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3262434B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103208512A (zh) * | 2012-01-17 | 2013-07-17 | 上海华虹Nec电子有限公司 | 低源漏结电容的nmos开关器件及其制造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1219328C (zh) * | 1998-02-19 | 2005-09-14 | 国际商业机器公司 | 具有改善了注入剂的场效应晶体管及其制造方法 |
US6638843B1 (en) * | 2000-03-23 | 2003-10-28 | Micron Technology, Inc. | Method for forming a silicide gate stack for use in a self-aligned contact etch |
KR100742779B1 (ko) * | 2006-07-21 | 2007-07-26 | 고려대학교 산학협력단 | 다중 트렌치를 적용한 절연 게이트 바이폴라 트랜지스터 및그 제조 방법 |
KR101374323B1 (ko) * | 2008-01-07 | 2014-03-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
CN113643967A (zh) * | 2021-08-06 | 2021-11-12 | 苏州博研微纳科技有限公司 | 一种用于离子注入掩膜的加工工艺 |
-
1993
- 1993-12-27 JP JP33197193A patent/JP3262434B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103208512A (zh) * | 2012-01-17 | 2013-07-17 | 上海华虹Nec电子有限公司 | 低源漏结电容的nmos开关器件及其制造方法 |
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Publication number | Publication date |
---|---|
JPH07193227A (ja) | 1995-07-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |