JP3373839B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にＭＯＳトランジスタのゲート電極形成
方法に関する。

【０００２】

【従来の技術】図８は、従来例のゲート電極形成の工程
断面図である。

【０００３】半導体基板１０１上に厚さ１０ｎｍのゲー
ト酸化膜１０２を熱酸化によって形成する。次に厚さ約
４００ｎｍのポリシリコン１０３をＣＶＤ法によって堆
積する。次にフォトリソグラフィ工程によりゲート電極
のレジストパターン１０４を形成する（図８（ａ））。

【０００４】次に、このレジストパターン１０４をマス
クにリアクティブイオンエッチング（ＲＩＥ法）により
ゲートポリシリコン１０３を異方的にエッチングする。
この際ゲートポリシリコン１０３とゲート酸化膜１０２
の厚さの比は約４０あるので、ゲートポリシリコン１０
３のエッチングを１０％オーバーに行なうと４０倍、２
０％オーバーに行なうと８０倍のエッチング選択比がな
いとゲート酸化膜１０２はエッチングされつくしてしま
う。更に、ゲートポリシリコン１０３と半導体基板１０
１のエッチング選択比は、ほぼ１に近いので瞬時にして
半導体基板１０１はエッチングされてしまう。この際、
半導体基板１０１に入ったダメージにより、素子がリー
クするなどの悪影響がある（図８（ｂ））。

【０００５】次に、この状態で酸化を行なうと酸化膜１
０５形成時にゲートポリシリコン１０３端に酸化膜１０
５がバーズビーク１０６の様にくい込み、ゲート端でゲ
ート酸化膜１０２の厚さが厚くなるため、閾値の変動な
ど素子の特性劣化を招来する（図８（ｃ））。

【０００６】次に、ソース／ドレイン領域１０７を形成
すると酸化膜１０５のバーズビーク１０６の為、ゲート
ポリシリコン１０３端とソース／ドレイン領域１０７端
との重なりが小さくなりすぎホットキャリアに対する信
頼性が低下する（図８（ｄ））。

【０００７】以上に示す様なゲート電極の形成方法にお
いては、ゲートポリシリコン１０３のリアクティブイオ
ンエッチング時に、半導体基板１０１がエッチングされ
る為リークの発生、素子特性の変動、劣化あるいは素子
の信頼性の低化等の問題をひきおこす。しかしながら現
状のエッチング技術では、ポリシリコンと酸化膜のエッ
チング選択比を４０倍以上に向上させることは難しい。
従って、厚さ約１０ｎｍ以下の薄いゲート酸化膜を持つ
ＭＯＳトランジスタを製造することは極めて困難であ
る。

【０００８】図９は従来のアルミゲートトランジスタ形
状の工程断面図である。

【０００９】半導体基板１０８上に酸化膜１０９を厚さ
約２００ｎｍ堆積しフォトリソグラフィ工程によりゲー
ト電極のレジストパターン１１０を形成し、これをマス
クに酸化膜１０９をエッチングする（図９（ａ））。

【００１０】次にレジストをはく離し、酸化膜１０９を
マスクに不純物を拡散させ、半導体基板１０８中にソー
ス／ドレイン領域１１１を形成する（図９（ｂ））。

【００１１】次に、酸化膜１０９をエッチング除去後、
厚さ約１００ｎｍのゲート酸化膜１１２を熱酸化法によ
って形成する。次に、厚さ約４００ｎｍのアルミニウム
合金をスパッタ法により堆積する。次にフォトリソグラ
フィ工程によりゲート電極のレジストパターンを形成
し、これをマスクにアルミニウムゲート１１３をエッチ
ングにより形成する（図９（ｃ））。

【００１２】以上に示す様なアルミニウムゲートトラン
ジスタの形成方法においては、ソース／ドレイン領域１
１１とアルミニウムゲート１１３の形成が異なるフォト
リソグラフィ工程により行なわれている為ソース／ドレ
イン領域１１１とアルミニウムゲート１１３との間の合
わせずれを見込んで素子を形成する必要があり、素子の
微細化には適さない。

【００１３】図１０は、従来のポリシリコンゲートトラ
ンジスタ形成の工程断面図である。ｎ型半導体基板１１
４上に厚さ約２０ｎｍの酸化膜１１５を熱酸化法によっ
て形成する。次にチャネル不純物層１１５を形成する為
に、ボロンを加速電圧２０ｋｅＶ、ドーズ量２×１０¹²
ｃｍ^-2の条件でイオン注入する。この際のチャネル不純
物層１１４₁の深さは約０．１μｍである（図１０
（ａ））。

【００１４】次に、リンを拡散させたポリシリコンを半
導体基板１１４上に堆積後、フォトリソグラフィ工程に
よりゲート電極のレジストパターンを形成し、これをマ
スクにエッチングを行ないポリシリコンゲート１１６を
形成する。次に、レジストパターンをはく離後、ポリシ
リコンゲート１１６を熱酸化する。この熱酸化の際、チ
ャネル不純物層１１４₁の深さは約０．１５μｍ迄伸び
る（図１０（ｂ））。

【００１５】次に、ソース／ドレイン領域１１７をボロ
ンのイオン注入と９００℃、３０分程度のアニールによ
って形成する。このアニール処理の際、チャネル不純物
層１１５の深さは約０．２μｍ迄伸びる（図１０
（ｃ））。

【００１６】一般にｎ⁺ゲートを用いた場合、ゲートポ
リシリコンと半導体基板の仕事関数の差から、半導体基
板の表面を薄いｐ型にする必要があるがこのｐ型不純物
層が浅ければ浅い程ゲート電極によるチャネル領域の制
御がしやすくなり、いわゆるショートチャネル効果に有
利である。

【００１７】しかしながら、以上に示した様なポリシリ
コンゲートトランジスタの形成方法においては、チャネ
ル不純物をイオン注入してからの熱処理工程が、数多く
入る為、浅いチャネル不純物層を形成できない。従っ
て、素子を微細化することも難しくなる。

【００１８】

【発明が解決しようとする課題】以上の様に、従来のＭ
ＯＳトランジスタの形成方法においては、薄いゲート酸
化膜を用いたＭＯＳトランジスタが形成できない、金属
をゲート材料とした場合セルファラインでソース／ドレ
イン領域が形成できない、浅いチャネル領域の不純物拡
散層が形成できず従って０．５μｍ以下のゲート長を持
つ微細なＭＯＳトランジスタを製造できない、という問
題点があった。

【００１９】本発明は、このような課題を解決する半導
体装置を提供することを目的とするものである。

【００２０】

【課題を解決するための手段】本発明は、上記事情に鑑
みてなされたもので、半導体基板と、前記半導体基板に
形成された絶縁領域と、前記半導体基板に、前記絶縁領
域に隣接し互いに離間して形成されたソース領域及びド
レイン領域と、前記ソース領域と前記ドレイン領域との
間の前記半導体基板上に形成されたゲート絶縁膜と、前
記ゲート絶縁膜上に形成されたゲート電極と、前記ソー
ス領域上及び前記ドレイン領域上に形成された絶縁膜
と、前記ゲート電極と前記ゲート絶縁膜との間及び前記
ゲート電極と前記絶縁膜との間に一体形成された金属膜
とを具備し、前記ゲート電極が前記ゲート絶縁膜上及び
前記絶縁領域に形成されており、かつ前記絶縁膜の上面
と前記ゲート絶縁膜上の前記ゲート電極の上面の前記半
導体基板からの高さが、略同一であることを特徴とする
半導体装置を提供する。この様に本発明によればダミー
ゲートをマスクにして自己整合的にソース／ドレイン領
域を形成すると共に、ダミーゲートを除去後更に自己整
合的にゲート電極を形成している為、ソース／ドレイン
領域とゲート電極に合わせずれが生じず微細化された素
子を形成することができる。また、ゲート電極を低抵抗
にすることができる。

【００２１】また、ゲート電極と周囲の絶縁膜の高さを
そろえることが可能であるので素子の平坦化をはかるこ
とができる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施例と記す）を図面を参照して説明する。

【００２３】（参考例） 図１は、本発明を説明する参考例の半導体装置の製造方
法の工程断面図である。ｎ型シリコン基板１表面に熱酸
化により酸化膜２を形成する。次にフォトリソグラフィ
工程により厚さ約１μｍのゲート電極のレジストパター
ンを形成する。このレジストパターンがダミーゲート３
となる。なお、この際レジストとしては疎水性のものを
用いる（図１（ａ））。

【００２４】次に、ダミーゲート３をマスクにボロンを
加速電圧２０ｋｅＶ、ドーズ１０¹⁵ｃｍ^-2の条件でイオ
ン注入し、ソース／ドレイン領域４を形成する。この
際、ソース／ドレイン領域４はダミーゲート３に対して
自己整合的に形成される（図１（ｂ））。

【００２５】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハを浸漬し、Ａｌを添加すると、ｎ型
シリコン基板１上にＳｉＯ₂膜５が形成される。この
際、レジストから成るダミーゲート３は疎水性である
為、ダミーゲート３上には、ＳｉＯ₂膜５は形成されな
い。通常ポジ型レジストは疎水性を示すが、フッ素を含
むプラズマにさらすことにより、より一層疎水性を示す
様になる為、ＳｉＯ₂膜５を形成する工程に先だってｎ
型シリコン基板１にプラズマ処理を施しておいてもよ
い。また、このＳｉＯ₂膜５は、ダミーゲート３より薄
く例えば厚さ約０．８μｍとする。この際、ＳｉＯ₂膜
５は、ダミーゲート３に対して自己整合的に形成される
（図１（ｃ））。

【００２６】次に、レジストから成るダミーゲート３を
除去し、チャネル不純物としてボロンを加速電圧２０ｋ
ｅＶ、ドーズ量２×１０¹³の条件でイオン注入する。こ
の際、既にソース／ドレイン領域４は形成されているの
で、チャネルイオン注入後の熱処理に従来に比べ短時間
で済む。従ってチャネル不純物層はシャープなチャネル
プロファイルを得ることができる（図１（ｄ））。

【００２７】次に、フッ化アンモニウム溶液を用いてダ
ミーゲート３を除去することにより露出した酸化膜２を
エッチング除去し、ゲート酸化を行って厚さ約５ｎｍの
ゲート酸化膜６を形成する。ここで酸化膜２を除去した
のは、酸化膜２上にはレジストが形成されていたので、
この酸化膜２をそのままゲート酸化膜として用いるとレ
ジストによる汚染で素子特性を劣化させる為である。次
に、除去されたダミーゲート３の部分にポリシリコン７
をＣＶＤ法により堆積する。ＣＶＤ法により形成された
ポリシリコン７は、カバレージが良く、除去されたダミ
ーゲートの溝部を埋め込むことができる（図１
（ｅ））。

【００２８】次に、このポリシリコン７にリンを拡散し
た後、リアクティブイオンエッチングを行なうことによ
り、除去されたダミーゲートの部分にのみ、ポリシリコ
ン７が埋め込まれることになる。この際、ポリシリコン
７から成るゲート電極は、ソース／ドレイン領域４に対
して自己整合的に形成される（図１（ｆ））。

【００２９】以上に示した様な半導体装置の製造方法に
よれば、ダミーゲートをマスクにして自己整合的にソー
ス／ドレイン領域を形成し、このダミーゲートを除去
後、従来に比べ比較的短時間の熱処理によりチャネル不
純物層を形成し、続いてゲート酸化膜を形成し、更にこ
のゲート酸化膜上に自己整合的にポリシリコンゲート電
極を形成している為、以下の効果を奏する。即ち、ゲー
ト酸化膜厚が５ｎｍという極めて薄い場合でもシリコン
基板に損傷を与えることなくゲートの加工ができる。ま
た、チャネル不純物プロファイルをシャープに形成する
ことができる。また、ソース／ドレイン領域より後にゲ
ート電極を形成しているにもかかわらず両者に合わせず
れが生じず、微細化された素子を形成することができ
る。更に、ゲート電極とその周囲のＳｉＯ₂膜の高さが
ほぼそろうので、例えば、この後の工程において絶縁膜
の堆積平坦化を容易に行なうことが可能となる。

【００３０】なお、ポリシリコンのかわりにアルミニウ
ムをスパッタ法又はＣＶＤ法により堆積後エッチバック
することによりアルミニウムゲート電極のＭＯＳトラン
ジスタを形成することができる。以上の様なアルミニウ
ムゲート電極のＭＯＳトランジスタの形成方法によれば
上記に示した効果の他に以下に示す様な効果を得ること
ができる。

【００３１】即ち、ソース／ドレイン領域形成後にゲー
ト電極を形成しているので熱処理が少なくてすみアルミ
ニウムの様な比較的融点の低い材料をゲート電極に用い
ることができる。

【００３２】（参考例） 図２は、本発明を説明する参考例の半導体装置の製造方
法の工程断面図である。ｐ型シリコン基板８上に厚さ約
２０ｎｍの熱酸化膜９を形成する。次に厚さ約０．３μ
ｍのポリシリコン１０をＣＶＤ法により堆積し、リンを
拡散させ、更にこのポリシリコン１０上にシリコンチッ
化膜１１をＣＶＤ法により堆積する。次にフォトリング
ラフィ工程により、ゲート電極のレジストパターンを形
成し、このレジストパターンをマスクにリアクティブイ
オンエッチングによりシリコンチッ化膜１１、ポリシリ
コン１０をエッチング除去する。この際残置したシリコ
ンチッ化膜１１、ポリシリコン１０がダミーゲート１２
となる。ダミーゲート１２の材料としては、レジスト、
絶縁物、タングステン等の高融点金属、ポリシリコン、
ポリシリコンとシリサイド、高融点金属の積層膜等を用
いることができる（図２（ａ））。

【００３３】次にレジストをはく離し、ヒ素のイオン注
入により、ｎ⁺型のソース／ドレイン領域１３を形成す
る（図２（ｂ））。

【００３４】次に絶縁膜例えばＳｉＯ₂膜１４を厚さ約
０．３５μｍ異方性堆積させる。これは、例えばプラズ
マエレクトロンサイクロトロンレゾナンス法（プラズマ
ＥＣＲ法）によって実現することが可能である。このプ
ラズマＥＣＲ法によれば垂直方向にはＳｉＯ₂膜１４は
堆積するが、横方向にはほとんど堆積しない（図２
（ｃ））。

【００３５】次に、レジスト１４₁を厚さ約１μｍ塗布
し、そのまま現象し厚さ約０．２μｍ残す様にする（図
２（ｄ））。

【００３６】次に、ＮＨ₄ＯＨ溶液によってダミーゲー
ト１２上のＳｉＯ₂膜１４のみをエッチング除去する。
次にレジストをはく離すると、ＳｉＯ₂膜１４の残渣が
シリコンチッ化膜１１上に残る。次にケミカルドライエ
ッチング法によりシリコンチッ化膜１１を除去する。こ
の際、シリコンチッ化膜１１上のＳｉＯ₂膜１４の残渣
も同時に除くことができる。これがダミーゲート１２を
積層構造にする理由である（図２（ｅ））。

【００３７】次に、ポリシリコン１０をエッチングによ
り取り除く。次に、この除去されたダミーゲート１２部
及びＳｉＯ₂膜１４上にシリコンチッ化膜を形成し、全
面リアクティブイオンエッチングすることにより、ゲー
ト領域１５の内側に側壁１６を形成することができる。
次に、チャネル部へのイオン注入を行なう（図２
（ｆ））。

【００３８】次に、ゲート領域１５に露出している熱酸
化膜９をエッチング除去する。次に、第１の実施例で示
した工程を用いてゲート電極１７を形成する。この後、
絶縁膜を堆積して次の工程に進んでよい（図２
（ｇ））。

【００３９】または、絶縁膜を堆積して次の工程に進む
かわりにゲート領域１５の内側に設けられた側壁１６を
ケミカルドライエッチング法により除去し、この除去さ
れた部分にリンをイオン注入することによりＬＤＤ構造
のｎ^-領域１８を形成することができる（図２
（ｈ））。

【００４０】以上に示した様な半導体装置の製造方法に
よれば、ゲート領域１５の内側にシリコンチッ化膜の側
壁１６を設けることにより、リソグラフィの限界より更
に細いゲート電極１７を形成することができる。また、
熱酸化膜９のエッチング時にゲート領域１５の側部のＳ
ｉＯ₂膜１４の後退を防ぐことができる。また、従来の
工程で形成されたＬＤＤ構造のｎ^-領域に比べて熱処理
工程が少ないので不純物濃度の制御がしやすい。

【００４１】ここでダミーゲートの側部に形成される絶
縁膜の形成方法について説明する。ダミーゲートの下部
が平坦な場合は通常の酸化膜堆積、エッチバック法を用
いて絶縁膜をダミーゲート以下の厚さに形成することは
可能であるが、通常の場合は、ダミーゲートの下部には
少なくともフィールド酸化膜の段差があるので、このよ
うにはできない。

【００４２】図３の断面図に示したように通常のＭＯＳ
トランジスタでは、シリコン基板１９上にフィールド酸
化膜２０のある領域と、ゲート酸化膜２１のある領域で
数百ｎｍの段差がある。この上をダミーゲートとしての
ポリシリコン２２が厚さ３００ｎｍで堆積され、さらに
酸化膜２３を通常のＣＶＤ法によって堆積、エッチバッ
クすると段差上部（フィールド酸化膜２０上）では酸化
膜２３がダミーゲート以下の厚さになるが、段差下部
（ゲート酸化膜２１上）ではダミーゲートの方が絶縁膜
より薄くなってしまう。この状態ではダミーゲートをエ
ッチング除去できない。従ってこれら参考例で示したよ
うに絶縁膜の選択成長または異方性堆積を用いることが
望ましい。

【００４３】（第１の実施例） 図４は、本発明の第１の実施例の半導体装置の製造方法
の工程断面図である。

【００４４】尚、以下の第１の実施例、参考例、第２の
実施例では、その製造方法の前半の工程は、第１の実施
例の製造方法の工程と同様である。このため、前半の工
程に付いては、図１（ａ）乃至図１（ｄ）を、シリコン
基板１をシリコン基板２４、酸化膜２を酸化膜２５、ダ
ミーゲート３をダミーゲート２６、ソース／ドレイン領
域４をソース／ドレイン領域２７、ＳｉＯ２膜５をＳｉ
Ｏ２膜２８、とそれぞれ読み替えてそのまま使用する。

【００４５】ｎ型シリコン基板２４表面に熱酸化により
酸化膜２５を形成する。次にフォトリソグラフィ工程に
より厚さ約１μｍのゲート電極のレジストパターンを形
成する。このレジストパターンがダミーゲート２６とな
る。なお、この際レジストとしては疎水性のものを用い
る（図１（ａ））。

【００４６】次に、ダミーゲート２６をマスクにボロン
を加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条
件でイオン注入し、ソース／ドレイン領域２７を形成す
る。この際、ソース／ドレイン領域２７はダミーゲート
２６に対して自己整合的に形成される（図１（ｂ））。

【００４７】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハを浸漬し、Ａｌを添加すると、ｎ型
シリコンを基板２４上にＳｉＯ₂膜２８が形成される。
この際、レジストからなるダミーゲート２６は疎水性で
ある為、ダミーゲート２６上には、ＳｉＯ₂膜２８は形
成されない。通前ポジ型レジストは疎水性を示すが、フ
ッ素を含むプラズマにさらすことにより、より一層疎水
性を示す様になる為、ＳｉＯ₂膜２８を形成する工程に
先だってｎ型シリコン基板２４にプラズマ処理を施して
おいてもよい。また、このＳｉＯ₂膜２８は、ダミーゲ
ート２６より薄く例えば厚さ約０．８μｍとする。この
際、ＳｉＯ₂膜２８は、ダミーゲート２６に対して自己
整合的に形成される（図１（ｃ））。

【００４８】次に、レジストから成るダミーゲート２６
を除去し、チャネル不純物としてボロンを加速電圧２０
ｋｅＶ、ドーズ量２×１０¹³の条件でイオン注入する。
この際、既にソース／ドレイン領域２７は形成されてい
るので、チャネルイオン注入後の熱処理は従来に比べ短
時間で済む。従ってシャープなチャネルプロファイルを
得ることができる。ここまでは、第１の実施例と同様の
工程である（図１（ｄ））。

【００４９】次に、チタンナイトライド膜２９をスパッ
タ又はＣＶＤ法により厚さ約６００Ａ（オングストロー
ム）堆積する。続いて、ダミーゲート２６を除去するこ
とにより生じた溝部３０にタングステン膜３１をＣＶＤ
法により埋め込む（図４（ａ））。

【００５０】次に、チタンナイトライド膜２９及びタン
グステン膜３１をリアクティブイオンエッチングにより
エッチングし溝部３０以外のタングステン膜３１及びチ
タンナイトライト膜２９を除去する（図４（ｂ））。

【００５１】以上に示した様な半導体装置の製造方法に
よれば、参考例と同様の効果を奏するのみならず低抵抗
で高熱の処理に耐え得るゲート電極を得ることができ
る。

【００５２】（参考例） 図５は、本発明を説明する参考例の半導体装置の製造方
法の工程断面図である。ｎ型シリコン基板２４表面に熱
酸化により酸化膜２５を形成する。次にフォトリソグラ
フィ工程により厚さ約１μｍのゲート電極のレジストパ
ターンを形成する。このレジストパターンがダミーゲー
ト２６となる。なお、この際レジストとしては疎水性の
ものを用いる（図１（ａ））。

【００５３】次にダミーゲート２６をマスクにボロンを
加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件
でイオン注入し、ソース／ドレイン領域２７を形成す
る。この際、ソース／ドレイン領域２７はダミーゲート
２６に対して自己整合的に形成される（図１（ｂ））。

【００５４】次にシリカを飽和させたケイフッ化水素酸
水溶液にウェーハを浸漬し、Ａｌを添加すると、ｎ型シ
リコン基板２４上にＳｉＯ₂膜２８が形成される。この
際、レジストから成るダミーゲート２６は疎水性である
為、ダミーゲート２６上には、ＳｉＯ₂膜２８は形成さ
れない。通常ポジ型レジストは疎水性を示すが、フッ素
を含むプラズマにさらすことにより、より一層疎水性を
示す様になる為、ＳｉＯ₂膜２８を形成する工程に先だ
ってｎ型シリコン基板２４にプラズマ処理を施しておい
てもよい。また、ＳｉＯ₂膜２８は、ダミーゲート２６
より薄く例えば厚さ約０．８μｍとする。この際、Ｓｉ
Ｏ₂膜２８は、ダミーゲート２６に対して自己整合的に
形成される（図１（ｃ））。

【００５５】次に、レジストから成るダミーゲート２６
を除去し、チャネル不純物としてボロンを加速電圧２０
ｋｅＶ、ドーズ量２×１０¹³の条件でイオン注入する。
この際、既にソース／ドレイン領域２７は形成されてい
るので、チャネルイオン注入後の熱処理に従来に比べ短
時間で済む。従ってシャープなチャネルプロファイルを
得ることができる。ここまでは、第１の実施例と同様の
工程である（図１（ｄ））。

【００５６】次に、ダミーゲートを除去することにより
生じた溝部３０にポリシリコン３２をＣＶＤ法により堆
積し、この溝部３０を埋め込む（図５（ａ））。

【００５７】次に、リアクティブイオンエッチングによ
りポリシリコン３２を溝部３０の深さ以下の厚さになる
まで除去する（図５（ｂ））。

【００５８】次にチタンをスパッタ法により厚さ約５０
ｎｍ堆積し、８００℃チッ素雰囲気でアニールするとポ
リシリコン３２上にのみチタンシリサイド層３３が形成
される。アンモニア処理により未反応のチタンを除去す
ることでポリシリコン３２上にのみチタンシリサイド層
３３を残置することができる（図５（ｃ））。

【００５９】以上に示した様な半導体装置の製造方法に
よれば、参考例と同様の効果を奏するのみならず低抵抗
のポリシリコンゲート電極を得ることができる。

【００６０】（第２の実施例） 図６は、本発明の第２の実施例の半導体装置の製造方法
の工程断面図である。

【００６１】ｎ型シリコン基板２４表面に熱酸化により
酸化膜２５を形成する。次にフォトリソグラフィ工程に
より厚さ約１μｍのゲート電極のレジストパターンを形
成する。このレジストパターンがダミーゲート２６とな
る。なお、この際レジストとしては疎水性のものを用い
る（図１（ａ））。

【００６２】次に、ダミーゲート２６をマスクにボロン
を加速電圧２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条
件でイオン注入し、ソース／ドレイン領域２７を形成す
る。この際ソース／ドレイン領域２７はダミーゲート２
６に対して自己整合的に形成される（図１（ｂ））。

【００６３】次に、シリカを飽和させたケイフッ化水素
酸水溶液にウェーハーを浸漬し、Ａｌを添加すると、ｎ
型シリコン基板２４上にＳｉＯ²膜２８が形成される。
この際、レジストから成るダミーゲート２６は疎水性で
ある為、ダミーゲート２６上にはＳｉＯ₂膜２８は形成
されない。通常ポジ型レジストは疎水性を示すが、フッ
素を含むプラズマにさらすことにより、より一層疎水性
を示す様になる為、ＳｉＯ₂膜２８を形成する工程に先
だってｎ型シリコン基板２４にプラズマ処理を施してお
いてもよい。また、このＳｉＯ₂膜２８は、ダミーゲー
ト２６より薄く例えば厚さ約０．８μｍとする。この
際、ＳｉＯ₂膜２８はダミーゲート２６に対して自己整
合的に形成される。（図１（ｃ））。

【００６４】次にレジストからなるダミーゲート２６を
除去し、チャネル不純物としてボロンを加速電圧２０ｋ
ｅＶ、ドーズ量２×１０¹³の条件でイオン注入する。こ
の際、既にソース／ドレイン領域２７は形成されている
ので、チャネルイオン注入後の熱処理は従来に比べ短時
間で済む。従ってシャープなチャネルプロファイルを得
ることができる。ここまでは、第１の実施例と同様の工
程である（図１（ｄ））。

【００６５】次に、パラジウム３４をスパッタ法にて厚
さ約３０ｎｍ堆積する。次にレジスト３５を塗布し、そ
のまま現像を行なってダミーゲートを除去することによ
り生じた溝部３０のみに残置する様にする（図６
（ａ））。

【００６６】次に硝酸とフッ酸の混合液により、レジス
ト３５で覆われた部分以外のパラジウム３４をエッチン
グ除去する。次に、酸素アッシャでレジスト３６をはく
離する（図６（ｂ））。

【００６７】次に硫酸銅溶液にウェーハーを浸漬するこ
とでパラジウム３４上の部分にのみ選択的に銅３５１を
堆積する（図６（ｃ））。

【００６８】以上に示した様な半導体装置の製造方法に
よれば、参考例と同様の効果を奏するのみならず、低抵
抗のゲート電極を得ることができる。

【００６９】（参考例） 図７は参考例の半導体装置の製造方法の工程断面図であ
る。

【００７０】ｐ型シリコン基板３６上に熱酸化膜３７を
厚さ約２０ｎｍ形成する。次に、シリコンチッ化膜３８
をＣＶＤ法により厚さ約０．３μｍ堆積する。次にポリ
シリコン膜３９をＣＶＤ法により厚さ約０．１μｍ堆積
する。次にフォトリソグラフィ工程及びエッチング工程
によりポリシリコン膜３９とシリコンチッ化膜３８との
積層膜から成るダミーゲート４０を形成する（図７
（ａ））。

【００７１】次に、ポリシリコンをＣＶＤ法により厚さ
約０．１μｍ堆積し、全面リアクティブイオンエッチン
グを行うことにより、ポリシリコン膜３９がシリコンチ
ッ化膜３８をくるんだ形状のダミーゲート４０が形成さ
れる。次にヒ素をイオン注入し、ソース／ドレイン領域
４１を形成する（図７（ｂ））。

【００７２】次に、参考例で示したプラズマＥＣＲ法を
用いて、熱酸化膜３７上のＳｉＯ２膜４２を選択的に成
長させる。次に、８００℃、Ｎ２中でアニール処理を行
なう（図７（ｃ））。

【００７３】次に、シリコンチッ化膜３８の周囲に形成
されたポリシリコン膜３９をケミカルドライエッチング
を用いて除去し、このシリコンチッ化膜３８とＳｉＯ₂
膜４２の隙間にリンをイオン注入してｎ^-不純物層４３
を形成する（図７（ｄ））。

【００７４】次に、シリコンチッ化膜３８を選択的にエ
ッチング除去し、参考例に示した工程によりゲート電極
４４を形成する（図７（ｅ））。

【００７５】以上に示した半導体装置の製造方法によれ
ば、従来のＬＤＤ構造の形成方法に比べ、ゲート電極と
ｎ^-不純物層のオーバラップ部が大きくとれてＭＯＳト
ランジスタの信頼性が向上する。

【００７６】

【発明の効果】以上、述べたように、本発明によればソ
ース／ドレイン領域とゲート電極が自己整合的に形成さ
れているので両者合せずれが生じす、微細化された素子
を形成することができ、また低抵抗のゲート電極を得る
ことができる。

【００７７】また、ゲート電極と周囲の絶縁膜の高さを
そろえることが可能であるので素子の平坦化をはかるこ
とができる。

【図面の簡単な説明】

【図１】参考例の半導体装置の製造方法を示す工程断面
図である。

【図２】参考例の半導体装置の製造方法を示す工程断面
図である。

【図３】従来例の半導体装置を示す工程断面図である。

【図４】本発明の第１の実施例の半導体装置の製造方法
を示す工程断面図である。

【図５】参考例の半導体装置の製造方法を示す工程断面
図である。

【図６】本発明の第２の実施例の半導体装置の製造方法
を示す工程断面図である。

【図７】参考例の半導体装置の製造方法を示す工程断面
図である。

【図８】従来例の半導体装置の製造方法の工程断面図で
ある。

【図９】従来例の半導体装置の製造方法の工程断面図で
ある。

【図１０】従来例の半導体装置の製造方法の工程断面図
である。

【符号の説明】 １、２４…シリコン基板 ２、２５…酸化膜 ３、２６…ダミーゲート ４、２７…ソース／ドレイン領域 ５、２８…ＳｉＯ２膜 ６…ゲート酸化膜 ７…ポリシリコン ２９…チタンナイトライド ３０…溝部 ３１…タングステン膜 ３４…パラジウム ３５₁ …銅

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に形成された絶縁領域と、 前記半導体基板に、前記絶縁領域に隣接し互いに離間し
   て形成されたソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域との間の前記半導体
   基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ソース領域上及び前記ドレイン領域上に形成された
   絶縁膜と、 前記ゲート電極と前記ゲート絶縁膜との間及び前記ゲー
   ト電極と前記絶縁膜との間に一体形成された金属膜とを
   具備し、 前記ゲート電極が前記ゲート絶縁膜上及び前記絶縁領域
   に形成されており、かつ前記絶縁膜の上面と前記ゲート
   絶縁膜上の前記ゲート電極の上面の前記半導体基板から
   の高さが、略同一であることを特徴とする半導体装置。
2. 【請求項２】 前記金属膜がチタンナイトライド膜また
   はパラジウム膜であることを特徴とする請求項１記載の
   半導体装置。
3. 【請求項３】 前記ゲート電極はアルミニウム、タング
   ステン、銅の何れかからなることを特徴とする請求項１
   又は請求項２のいずれかに記載の半導体装置。