CN103208512A - 低源漏结电容的nmos开关器件及其制造方法 - Google Patents

低源漏结电容的nmos开关器件及其制造方法 Download PDF

Info

Publication number
CN103208512A
CN103208512A CN2012100136125A CN201210013612A CN103208512A CN 103208512 A CN103208512 A CN 103208512A CN 2012100136125 A CN2012100136125 A CN 2012100136125A CN 201210013612 A CN201210013612 A CN 201210013612A CN 103208512 A CN103208512 A CN 103208512A
Authority
CN
China
Prior art keywords
source
polysilicon
drain
dusts
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012100136125A
Other languages
English (en)
Other versions
CN103208512B (zh
Inventor
段文婷
刘冬华
钱文生
胡君
石晶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN201210013612.5A priority Critical patent/CN103208512B/zh
Publication of CN103208512A publication Critical patent/CN103208512A/zh
Application granted granted Critical
Publication of CN103208512B publication Critical patent/CN103208512B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种低源漏结电容的NMOS开关器件的结构，其包含有位于P型衬底上的浅槽隔离结构，隔离结构之间为源漏区及P阱。所述P阱位于源漏之间与源漏区侧面相接触；P阱上方是依次覆盖栅氧化层及多晶硅栅极；多晶硅源漏与多晶硅栅极上均覆盖有金属硅化物；接触孔穿越介质层与金属硅化物接触分别将栅、源、漏极引出。本发明还公开了所述低源漏结电容的NMOS开关器件的制造方法。本发明所述的NMOS器件改变了P阱注入区域，并使用多晶硅源漏工艺，有效降低了源漏结电容，提高了NMOS开关器件的开关速度。

Description

低源漏结电容的NMOS开关器件及其制造方法
技术领域
本发明涉及一种低源漏结电容的NMOS开关器件，其与半导体技术有关。
背景技术
在深亚微米半导体制造技术环境下，随着特征尺寸的逐渐减小，为减小沟道漏电流，衬底掺杂浓度就逐渐提高，同时，源漏尺寸变薄之后导致较高的源漏电阻，使源漏结电容增大，MOS管需要较长时间来聚集电荷，影响了开关速度。现有NMOS均为P阱包围源漏区结构，源漏区仅由有源区形成。如图1所示，位于两个浅槽隔离结构(STI)202之间的P阱201完全包围住源区203a及漏区203b，接触孔207穿越介质层210直接与源区203a及漏区203b做欧姆接触将电极引出。此种结构的NMOS器件其源漏结电容一般约为lfF/μm2。源漏结电容已经成为制约开关器件的速度和性能增长的重要障碍之一。而开关器件作为CMOS的重要应用，源漏结电容是衡量其性能的一个关键指标。尤其是在射频(RF)领域，更是需要一种拥有较低源漏结电容的高速开关器件。
同时，对于目前拥有8英寸生产线的IC制造公司来说，通过工艺改进及CMOS器件设计创新等措施来发掘现有设备的生产潜力，提高集成电路的集成度和提高器件的性能也变得尤为重要。
发明内容
本发明所要解决的技术问题是提供一种低源漏结电容的NMOS开关器件，此外，本发明还提供所述的低源漏结电容的NMOS开关器件的制造工艺方法。
为解决上述问题，本发明低源漏结电容的NMOS开关器件的器件结构，包含有位于P型硅衬底上的浅槽隔离结构，其中，P型硅衬底上还有P阱及源漏区，所述P阱位于源漏区之间且与两者侧面互相接触，栅氧化层位于P阱正上方，两者相接触；多晶硅栅极下方与栅氧化层接触，并且在多晶硅栅极上淀积有金属硅化物；多晶硅源漏位于源漏区上方并覆盖部分靠近有源区的浅槽隔离结构；多晶硅源漏上均覆盖有金属硅化物；三个接触孔穿越介质层并分别与多晶硅栅极及多晶硅源漏上的金属硅化物接触将栅极、源极、漏极引出。
所述的低源漏结电容的NMOS开关器件，其中，P阱位于栅极下方源漏之间并与源漏区侧面相接触，沟道长度大于0.4μm。
所述的低源漏结电容的NMOS开关器件，其中，多晶硅直接长在源漏区上并和源漏区接触，多晶硅源漏还覆盖靠近源漏区的部分浅槽隔离结构，多晶硅源漏的厚度在500埃至1500埃之间。
一种低源漏结电容的NMOS开关器件的制造方法，包含如下步骤：
步骤1：利用浅槽隔离工艺，形成浅槽隔离结构，对NMOS进行源漏区以外的P阱注入；
步骤2：分别生长栅氧化层和多晶硅栅极，最后生长阻挡层；阻挡层或者使用氮化膜，厚度在500至1200埃；或者氮化膜和无定形硅的复合膜，其中氮化膜厚度200至500埃，无定形硅厚度为200至500埃；或者氮化膜和氮氧化硅的复合膜，其中氮化膜厚度200至500埃，氮氧化硅厚度200至500埃；
步骤3：通过一道光刻，进行栅极干法刻蚀，多晶硅刻蚀完成后，形成栅极结构，并进行轻掺杂漏注入工艺，注入杂质为砷或磷，注入剂量为1×1013～1×1016原子每平方厘米，注入能量为20keV～150keV；
步骤4：生长氧化硅薄膜，然后进行干法刻蚀后形栅极的侧墙；复合膜中氮化膜厚度为100至300埃，氧化膜厚度为200至500埃；单氧化膜的厚度为500至1200埃；
步骤5：生长多晶硅源漏，覆盖整个器件表面；生长的多晶硅源漏厚度为1500至2000埃；若使用BiCMOS工艺则此层多晶硅共用NPN三极管中的发射极多晶硅生长；
步骤6：通过一道光刻，定义CMOS器件区域的多晶硅源漏，用光刻胶挡住多晶硅栅极两侧多晶硅之外的区域；
步骤7：进行多晶硅源漏和栅极上的非晶硅阻挡层的干法刻蚀，栅极的区域停在氮化膜阻挡层上，多晶硅栅极的两侧多晶硅由于厚度较厚，会自动保留下来，保留的厚度为500至1500埃。其余的区域由光刻胶定义保留或去除；
步骤8：去除氮化膜阻挡层，然后进行源漏区注入，注入的杂质能量以不穿通多晶硅源漏为准，接着进行热处理扩散，在有源区硅中形成较浅的源漏区，源漏区深度为500至1500埃之间。
步骤9：在多晶硅栅极和多晶硅源漏上形成金属硅化物，通过传统的接触孔工艺形成接触孔连接，形成金属线连接，最终器件形成。
本发明低源漏结电容的NMOS开关器件，其源漏区由多晶硅抬高引出，源漏区的面积可以做得很小，则源漏区与衬底间的寄生电容可以变得很小，源漏区下方没有P阱注入，且多晶硅源漏上淀积有金属硅化物，源漏的深度可以做得较浅，源漏结电容会下降50％左右。本低源漏结电容的NMOS开关器件可以利用目前8英寸硅片生产线上的130内米技术，生产出性能和尺寸相当于90内米技术的CMOS器件，可广泛应用于RF领域。
附图说明
图1是现有的NMOS器件的结构剖面图；
图2是NMOS器件P阱区及STI形成后的结构剖面图；
图3是栅氧化层和多晶硅栅极以及阻挡层形成后的器件剖面图；
图4是一次光刻之后的器件剖面图；
图5是栅极侧墙形成后的器件剖面图；
图6是多晶硅源漏生长完成后的器件剖面图；
图7是多晶硅源漏刻蚀前光刻定义剖面图；
图8是多晶硅源漏刻蚀之后的器件剖面图；
图9是去除栅极上阻挡层及源漏区注入后的器件剖面图；
图10是器件最终形成的剖面图。
附图标记说明
201是P阱              202是浅槽隔离结构STI
203a是源区            203b是漏区
207是接触孔           210是介质层
11是P型衬底              1是P阱
2是浅槽隔离结构STI       3是栅氧化层
4是栅极侧墙              5是多晶硅栅极
6是金属硅化物            7是接触孔
15a是源区                15b是漏区
13a是多晶硅源            13b是多晶硅漏
16a是源扩散区(LDD)       16b是漏扩散区(LDD)
14是金属连线             21是氮化膜阻挡层
22是无定形硅阻挡层       10是介质层
d是多晶硅源漏厚度
具体实施方式
本发明低源漏结电容的NMOS开关器件的具体制造工艺方法配合附图说明如下：
首先请参阅图10，这是本发明低源漏结电容的NMOS开关器件的最终形成剖面图。图中，P型硅衬底11上包含有浅槽隔离结构2，P型硅衬底11上还有P阱1及源区15a及漏区15b，P阱1位于源区15a和漏区15b之间且与两者侧面互相接触，栅氧化层3位于P阱正上方，两者相接触；多晶硅栅极5下方与栅氧化层3相接触，并且在多晶硅栅极5上覆盖有金属硅化物6；多晶硅源13a及多晶硅漏13b分别位于源区15a、漏区15b上方并覆盖部分靠近源区15a、漏区15b的浅槽隔离结构2；多晶硅源13a及多晶硅漏13b上均覆盖有金属硅化物6；硅片表面有介质层10，接触孔7穿越介质层10并分别与覆盖在多晶硅栅极5及多晶硅源13a、多晶硅漏13b上的金属硅化物6接触以将栅极、源极、漏极引出；三个接触孔7上为金属连线14。
本NMOS器件其源漏区下方没有P阱1注入(沟道长度需大于0.4μm)，有效降低了源漏结电容，多晶硅源漏也大幅降低了源漏间的寄生电容。
本发明本发明低源漏结电容的NMOS开关器件，其制造工艺方法包含如下步骤：
第1步：请参阅图2，选用P型衬底11，利用浅槽隔离工艺，形成浅槽隔离结构2，对NMOS进行P阱1注入；
第2步：请参阅图3，分别生长栅氧化层3和多晶硅栅极5，最后生长阻挡层21及22。栅氧化层3的厚度为20至100埃，多晶硅栅极5厚度为1500至2000埃。另外，生成阻挡层或者使用氮化膜，厚度在500至1200埃；或者氮化膜和无定形硅的复合膜，其中氮化膜厚度200至500埃，无定形硅厚度为200至500埃；或者氮化膜和氮氧化硅的复合膜，其中氮化膜厚度200至500埃，氮氧化硅厚度200至500埃。本实施例中采用的阻挡层为氮化膜和无定型硅的复合层，图中21为氮化膜阻挡层，22为无定形硅阻挡层；
第3步：请参阅图4，通过一道光刻，进行栅极干法刻蚀，将除栅极区以外的无定形硅层22、氮化膜层21、多晶硅栅极层5以及栅氧化层3去除。复合多晶硅刻蚀完成后，形成栅极结构；并进行轻掺杂漏工艺(LDD)形成源扩散区16a及漏扩散区16b，注入杂质为砷或磷，注入剂量为1×1013～1×1016原子每平方厘米，注入能量为20keV～150keV；
第4步：请参阅图5，这是干法刻蚀形成栅极侧墙4后的器件剖面图。此步先生长氧化硅薄膜，然后进行干法刻蚀后形栅极的侧墙4。若使用复合膜，其氮化膜厚度为100至300埃，氧化膜厚度为200至500埃；使用单氧化膜则其厚度为500至1200埃；
第5步：请参阅图6，这是生长多晶硅源漏13覆盖整个器件表面后的剖面图；生长的多晶硅源漏13厚度为1500至2000埃；若使用BiCMOS工艺则此层多晶硅可以共用NPN三极管中的发射极多晶硅生长；
第6步：请参阅图7，通过一道光刻，定义NMOS器件区域的多晶硅源漏，也就是将在图8中形成所示的多晶硅源13a、多晶硅漏13b。由于栅极侧墙4的存在，在多晶硅栅极5的两侧的多晶硅较厚，用光刻胶挡住多晶硅栅极5两侧多晶硅源13a、多晶硅漏13b之外的区域；
第7步：请参阅图8，进行多晶硅源13a、多晶硅漏13b和栅极上的无定形硅阻挡层22的干法刻蚀，栅极的区域停在氮化膜阻挡层21上，多晶硅栅极5的两侧多晶硅源13a、多晶硅漏13b由于厚度较厚，会自动保留下来，保留的厚度d为500至1500埃。其余的区域由光刻胶定义保留或去除；
另外，此处需要特别说明的是，图8中，多晶硅源13a、多晶硅漏13b靠近栅极侧墙4的部位会形成一个沟槽形状的凹陷，这是该工艺下自然形成的台阶形状。因为图7中的光刻胶会挡住下方的多晶硅，也就是将成为多晶硅源13a、多晶硅漏13b，而不被光刻胶挡住的部分会被刻蚀掉一些，光刻胶远离栅极侧墙4的外侧的多晶硅要全部刻掉，而光刻胶内侧的由于原来厚度比外侧的厚所以会留下来一些，因此形成台阶状。如果使用其他工艺或者技术方法使得多晶硅源13a、多晶硅漏13b的上表面台阶变小甚至平坦也符合本发明的思想。此步骤中多晶硅源13a、多晶硅漏13b上表面是否平坦并不影响器件的性能。
第8步：请参阅图9，去除氮化膜阻挡层21，然后进行源漏注入，注入的杂质能量以不穿通多晶硅源13a、多晶硅漏13b为准，接着进行热处理扩散，在有源区硅中分别形成源区15a、漏区15b，源区15a、漏区15b深度为500至1500埃之间；
第9步：请参阅图10，在多晶硅栅极5和多晶硅源13a、多晶硅漏13b上形成金属硅化物6，通过传统的接触孔工艺形成接触孔7连接，表面形成金属连接线14分别将栅极、源极、漏极引出，最终器件形成。
本发明的低源漏结电容的NMOS开关器件，使用了创新的多晶硅源漏工艺，源漏区下方没有P阱注入，有效降低了源漏结电容，使用现有的8英寸硅片产线上的130纳米工艺就能生产出性能和尺寸相当于90纳米技术的器件，提高了器件开关速度，更能适用于RF领域。

Claims (10)

1.一种低源漏结电容的NMOS开关器件的器件结构，包含有位于P型硅衬底上的浅槽隔离结构，其特征在于：P型硅衬底上还有P阱及源漏区，栅氧化层位于P阱正上方，两者相接触；多晶硅栅极下方与栅氧化层接触，并且在多晶硅栅极上覆盖有金属硅化物；多晶硅源漏位于源漏区上方并覆盖部分靠近源漏区的浅槽隔离结构；多晶硅源漏上均覆盖有金属硅化物；三个接触孔穿越介质层并分别与多晶硅栅极及多晶硅源漏上的金属硅化物接触将栅极、源极、漏极引出。
2.如权利要求1所述的低源漏结电容的NMOS开关器件，其特征在于：P阱位于栅氧化层下方源漏之间并与源漏区侧面相接触，沟道的长度大于0.4μm。
3.如权利要求1所述的低源漏结电容的NMOS开关器件，其特征在于：多晶硅直接长在源漏区上与源漏区接触，多晶硅源漏还覆盖靠近源漏区的部分浅槽隔离区，多晶硅源漏的厚度在500埃至1500埃之间。
4.一种低源漏结电容的NMOS开关器件的制造方法，其特征在于：包含如下步骤：
步骤1：利用浅槽隔离工艺，形成浅槽隔离结构，对NMOS进行源漏区以外的P阱注入；
步骤2：分别生长栅氧化层和多晶硅栅极，最后生长阻挡层；
步骤3：通过一道光刻，进行栅极干法刻蚀，多晶硅刻蚀完成后，形成栅极结构，并进行轻掺杂漏注入工艺；
步骤4：生长氧化硅薄膜，然后进行干法刻蚀形成栅极的侧墙；
步骤5：生长多晶硅源漏，覆盖整个器件表面；
步骤6：通过一道光刻，定义NMOS器件区域的多晶硅源漏，用光刻胶挡住多晶硅栅极两侧多晶硅之外的区域；
步骤7：进行多晶硅源漏和栅极上的无定形硅阻挡层的干法刻蚀，栅极的区域停在氮化膜阻挡层上，多晶硅栅极的两侧多晶硅由于厚度较厚，会自动保留下来，其余的区域由光刻胶定义保留或去除；
步骤8：去除氮化膜阻挡层，然后进行源漏区注入，注入的杂质能量以不穿通多晶硅源漏为准，接着进行热处理扩散，在有源区硅中形成源漏区；
步骤9：在多晶硅栅极和多晶硅源漏上形成金属硅化物，通过传统的接触孔工艺形成接触孔连接，形成金属线连接，最终器件形成。
5.如权利要求4所述的低源漏结电容的NMOS开关器件的制造方法，其特征在于：所述步骤2中阻挡层或者使用氮化膜，厚度在500至1200埃；或者氮化膜和无定形硅的复合膜，其中氮化膜厚度200至500埃，无定形硅厚度为200至500埃；或者氮化膜和氮氧化硅的复合膜，其中氮化膜厚度200至500埃，氮氧化硅厚度200至500埃。
6.如权利要求4所述的低源漏结电容的NMOS开关器件的制造方法，其特征在于：所述步骤3中轻掺杂漏注入杂质为砷或磷，注入剂量为1×1013～1×1016原子每平方厘米，注入能量为20keV～150keV。
7.如权利要求4所述的低源漏结电容的NMOS开关器件的制造方法，其特征在于：所述步骤4复合膜中氮化膜厚度为100至300埃，氧化膜厚度为200至500埃；单氧化膜的厚度为500至1200埃。
8.如权利要求4所述的低源漏结电容的NMOS开关器件的制造方法，其特征在于：所述步骤5成长的多晶硅源漏厚度为1500至2000埃；使用BiCMOS工艺则此层多晶硅共用NPN三极管中的发射极多晶硅生长。
9.如权利要求4所述的低源漏结电容的NMOS开关器件的制造方法，其特征在于：所述步骤7中干法刻蚀多晶硅栅极的两侧多晶硅保留的厚度为500至1500埃。
10.如权利要求4所述的低源漏结电容的NMOS开关器件的制造方法，其特征在于：所述步骤8中源漏区注入形成的源漏结深为500至1500埃之间。
CN201210013612.5A 2012-01-17 2012-01-17 低源漏结电容的nmos开关器件及其制造方法 Active CN103208512B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210013612.5A CN103208512B (zh) 2012-01-17 2012-01-17 低源漏结电容的nmos开关器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210013612.5A CN103208512B (zh) 2012-01-17 2012-01-17 低源漏结电容的nmos开关器件及其制造方法

Publications (2)

Publication Number Publication Date
CN103208512A true CN103208512A (zh) 2013-07-17
CN103208512B CN103208512B (zh) 2016-11-16

Family

ID=48755682

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210013612.5A Active CN103208512B (zh) 2012-01-17 2012-01-17 低源漏结电容的nmos开关器件及其制造方法

Country Status (1)

Country Link
CN (1) CN103208512B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107994064A (zh) * 2016-10-26 2018-05-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081007A (en) * 1998-07-31 2000-06-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device comprising MIS transistor with high concentration channel injection region
JP3262434B2 (ja) * 1993-12-27 2002-03-04 株式会社東芝 半導体装置の製造方法
JP2004253707A (ja) * 2003-02-21 2004-09-09 Seiko Epson Corp 半導体装置及びその製造方法
JP2005005536A (ja) * 2003-06-12 2005-01-06 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
CN102117827A (zh) * 2009-12-31 2011-07-06 上海华虹Nec电子有限公司 BiCMOS工艺中的寄生垂直型PNP器件
CN102299072A (zh) * 2010-06-24 2011-12-28 上海华虹Nec电子有限公司 沟槽型超级结器件的制作方法及得到的器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3262434B2 (ja) * 1993-12-27 2002-03-04 株式会社東芝 半導体装置の製造方法
US6081007A (en) * 1998-07-31 2000-06-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device comprising MIS transistor with high concentration channel injection region
JP2004253707A (ja) * 2003-02-21 2004-09-09 Seiko Epson Corp 半導体装置及びその製造方法
JP2005005536A (ja) * 2003-06-12 2005-01-06 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
CN102117827A (zh) * 2009-12-31 2011-07-06 上海华虹Nec电子有限公司 BiCMOS工艺中的寄生垂直型PNP器件
CN102299072A (zh) * 2010-06-24 2011-12-28 上海华虹Nec电子有限公司 沟槽型超级结器件的制作方法及得到的器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107994064A (zh) * 2016-10-26 2018-05-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Also Published As

Publication number Publication date
CN103208512B (zh) 2016-11-16

Similar Documents

Publication Publication Date Title
CN101030602B (zh) 一种可减小短沟道效应的mos晶体管及其制作方法
KR100657098B1 (ko) 전계 효과 트랜지스터 및 전계 효과 트랜지스터 제조 방법
CN203800057U (zh) 半导体器件
US20120267724A1 (en) Mos semiconductor device and methods for its fabrication
CN104377244A (zh) 一种降低ldmos导通电阻的器件结构
JP2009535844A5 (zh)
CN105448916A (zh) 晶体管及其形成方法
CN101621009B (zh) 一种制作部分耗尽soi器件体接触结构的方法
KR20080024273A (ko) 반도체 소자 및 그의 제조방법
CN101752313B (zh) 一种具有自对准接触孔的表面沟道pmos器件及制作方法
CN104576732B (zh) 一种寄生FinFET的横向双扩散半导体器件
CN101916783B (zh) 一种凹陷沟道的横向和纵向扩散型场效应晶体管及其制造方法
CN101752314B (zh) 具有自对准接触孔的表面沟道pmos器件及制作方法
CN103208512A (zh) 低源漏结电容的nmos开关器件及其制造方法
CN102479709B (zh) 晶体管及其制作方法
CN105870021A (zh) 金属氧化物半导体晶体管的制作方法
CN103390555B (zh) 金属氧化物半导体晶体管的制作方法
CN112309853A (zh) 屏蔽栅极沟槽结构的制备方法
KR20100020688A (ko) Ｌｄｍｏｓ 반도체 소자와 그 제조 방법
CN114823738B (zh) 一种半导体器件及其制造方法
CN103165672B (zh) Mos器件及制造方法
CN102082127A (zh) 半导体器件的制作方法
KR20100001815A (ko) 반도체소자의 트랜지스터 및 그 형성방법
CN105679829A (zh) Mos器件及工艺方法
US7282417B1 (en) Ion doping method to form source and drain

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140110

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TA01 Transfer of patent application right

Effective date of registration: 20140110

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant