CN105870021A - 金属氧化物半导体晶体管的制作方法 - Google Patents
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Abstract
本发明公开了一种金属氧化物半导体晶体管的制作方法，包括：提供一定义有有源区的半导体衬底，在有源区的半导体衬底表面上依次形成栅氧化层和多晶硅栅极；在所述多晶硅栅极的两侧形成栅极轻掺杂掩蔽层；以多晶硅栅极和栅极轻掺杂掩蔽层为掩膜对半导体衬底进行离子注入，形成轻掺杂漏区；在所述栅极轻掺杂掩蔽层的侧面形成侧壁层；以多晶硅栅极、栅极轻掺杂掩蔽层以及侧壁层为遮蔽，在栅极两侧的半导体衬底表面沉积形成第二层多晶硅层；透过第二层多晶硅层，进行源漏离子注入，在半导体衬底中形成源漏极。采用本发明的方案可以减小MOS管的寄生电容。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种金属氧化物半导体晶体管的制作方法。
背景技术
在半导体器件的制造工艺中，P型金属氧化物半导体(PMOS)管、NMOS管、或者由PMOS管和NMOS管共同构成的互补型金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)管成为构成芯片的基本器件。
现有技术中MOS管的制作方法，包括以下步骤：
步骤11、提供一半导体衬底100，在该半导体衬底100上形成半导体器件的有源区和隔离区。通过在半导体衬底100中注入杂质离子形成阱结构11，来定义有源区；在阱结构11之间制作浅沟槽隔离(STI)12。
在半导体衬底100上依次形成栅氧化层101和多晶硅栅极102。
具体地，在半导体衬底100上依次生长栅氧化层和沉积多晶硅层，然后对多晶硅层和栅氧化层进行刻蚀，形成栅氧化层101和多晶硅栅极102。
步骤12、以多晶硅栅极102为掩膜，在栅极结构两侧的半导体衬底上进行进行离子注入，形成轻掺杂漏(LDD)区103。
步骤13、在所述多晶硅栅极102的两侧形成侧壁层104。
步骤14、以多晶硅栅极102和侧壁层104为掩膜对半导体衬底100进行源漏离子注入，形成源漏极105。
其中，由于PMOS结构用空穴作为多数载流子，所以PMOS结构的源极和漏极，以及轻掺杂漏区为P型，注入的离子为硼或铟；而NMOS结构用电子作为多数载流子，所以NMOS结构的源极和漏极，以及轻掺杂漏区为N型，注入的离子为磷或砷。
根据上述描述，图1为现有技术形成MOS管的结构示意图。
需要说明的是，MOS管的寄生电容Coff≈Coverlap+Cjunction，其中，Coverlap为MOS管总的交叠电容，计算公式为Coverlap＝(CGD*CGS)/(CGD+CGS)；CGD为栅极与漏极之间的交叠电容，CGS为栅极与源极之间的交叠电容。Cjunction为MOS管总的结电容，计算公式为Cjunction＝(CDB*CSB)/(CDB+CSB)，CDB为漏极与所在阱区之间的结电容，CSB为源极与所在阱区之间的结电容。
如何减小MOS管的寄生电容，提升器件的电学性能，是业内需要解决的问题。
发明内容
有鉴于此，本发明解决的技术问题是：如何减小MOS管的寄生电容。
为解决上述技术问题，本发明的技术方案具体是这样实现的：
本发明公开了一种金属氧化物半导体晶体管的制作方法，包括：
提供一定义有有源区的半导体衬底，在有源区的半导体衬底表面上依次形成栅氧化层和多晶硅栅极；
在所述多晶硅栅极的两侧形成栅极轻掺杂掩蔽层；
以多晶硅栅极和栅极轻掺杂掩蔽层为掩膜对半导体衬底进行离子注入，形成轻掺杂漏区；
在所述栅极轻掺杂掩蔽层的侧面形成侧壁层；
以多晶硅栅极、栅极轻掺杂掩蔽层以及侧壁层为遮蔽，在栅极两侧的半导体衬底表面沉积形成第二层多晶硅层；
透过第二层多晶硅层，进行源漏离子注入，在半导体衬底中形成源漏极。
由上述的技术方案可见，本发明在形成轻掺杂漏区之前，在多晶硅栅极(此处多晶硅栅极为第一层多晶硅层)的两侧形成栅极轻掺杂掩蔽层，以多晶硅栅极和栅极轻掺杂掩蔽层为掩膜进行离子注入，形成轻掺杂漏区，从而减小了源漏极与栅极在物理上的交叠面积。还在形成源漏极之前，在半导体衬底表面淀积第二层多晶硅层(用作局部互连)，然后刻蚀第二层多晶硅层形成局部互连线，其将覆盖MOS管的源漏区域，随后进行源/漏离子注入，形成MOS管源漏极。栅极轻掺杂掩蔽层的应用使得源极区域与栅极区域的交叠面积、漏极区域与栅极区域的交叠面积得到大幅减小，因此总的MOS管交叠电容得到降低；第二层多晶硅层的应用使得MOS器件的源漏极区域有机会面积缩小，以及源漏注入形成的结结深变浅。由此源漏结平面电容和源漏结侧向电容得以降低，进而总的源漏结电容得以减小。通过以上工艺应用创新，从而大大降低了MOS管的寄生电容，提升了器件在射频应用中的电学性能。
附图说明
图1为现有技术中形成MOS管的结构示意图。
图2为本发明实施例金属氧化物半导体晶体管的制作方法的流程示意图。
图2a至图2f为本发明实施例金属氧化物半导体晶体管的制作过程剖面示意图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
根据上述，MOS管的寄生电容Coff≈Coverlap+Cjunction，其中，Coverlap＝(CGD*CGS)/(CGD+CGS)；CGD为栅极与漏极之间的交叠电容，CGS为栅极与源极之间的交叠电容。Cjunction＝(CDB*CSB)/(CDB+CSB)，CDB为漏极与所在阱区之间的结电容，CSB为源极与所在阱区之间的结电容。通过研究可以确定，现有技术中，随着栅极尺寸越来越小，轻掺杂漏区与多晶硅栅极的交叠电容(Coverlap)是不可忽略的，因此本发明实施例在形成轻掺杂漏区之前，在多晶硅栅极的两侧形成栅极轻掺杂掩蔽层，以多晶硅栅极和栅极轻掺杂掩蔽层为掩膜对半导体衬底进行离子注入，形成轻掺杂漏区。如此，进行离子注入的时候，形成的轻掺杂漏区就不会扩散到多晶硅栅极下面，从而降低了源漏极与栅极在物理上的交叠，进而降低了Coverlap。同时，本发明实施例还在形成源漏极之前，在半导体衬底表面形成第二层多晶硅层，然后刻蚀第二层多晶硅层形成局部互连线，其将覆盖MOS管的源漏区域，随后进行源漏离子注入，形成MOS管源漏极。栅极轻掺杂掩蔽层的应用使得源极区域与栅极区域的交叠面积、漏极区域与栅极区域的交叠面积得到大幅减小，因此总的MOS管交叠电容(Coverlap)得到降低；第二层多晶硅层的应用使得MOS器件的源漏极区域有机会面积缩小，以及源漏注入形成的结结深变浅。由此源漏结平面电容和源漏结侧向电容得以降低，进而总的源漏结电容(Cjunction)得以减小。
由此可以看出，本发明从Coverlap和Cjunction两方面减小电容，从而有效减小了MOS管寄生电容(Coff)。下面对本发明实施例金属氧化物半导体晶体管的制作方法进行详细说明，其流程示意图如图2所示，包括以下步骤：
步骤21、参见图2a，提供一定义有有源区的半导体衬底200，在有源区的半导体衬底表面上依次形成栅氧化层201和多晶硅栅极202。
具体地，可以通过在半导体衬底200中注入杂质离子形成阱结构21，来定义有源区；在阱结构21之间制作STI22。然后，在半导体衬底200上依次生长栅氧化层和沉积多晶硅层，然后对多晶硅层和栅氧化层进行刻蚀，形成栅氧化层201和多晶硅栅极202。
步骤22、参见图2b，在所述多晶硅栅极的两侧形成栅极轻掺杂掩蔽层203。
本发明实施例中，栅极轻掺杂掩蔽层的宽度为15纳米～35纳米。
步骤23、参见图2c，以多晶硅栅极202和栅极轻掺杂掩蔽层203为掩膜对半导体衬底进行离子注入，形成轻掺杂漏区204(LDD区)。
在所述多晶硅栅极的两侧形成栅极轻掺杂掩蔽层是本发明的关键，现有技术中不存在栅极轻掺杂掩蔽层，所以形成轻掺杂漏区(LDD区)时，直接以多晶硅栅极为掩膜，在栅极结构两侧的半导体衬底上进行离子注入，形成轻掺杂漏区(LDD区)。如此，轻掺杂漏区就会扩散到多晶硅栅极下面产生交叠区域。而本发明中恰好利用栅极轻掺杂掩蔽层203，将轻掺杂漏区(LDD区)与多晶硅栅极推离，使得源漏极与栅极在物理上的交叠区域大大减小，进而降低了Coverlap。
步骤24、参见图2d，在所述栅极轻掺杂掩蔽层203的侧面形成侧壁层205。
步骤25、参见图2e，以多晶硅栅极202、栅极轻掺杂掩蔽层203以及侧壁层205为遮蔽，在栅极两侧的半导体衬底表面沉积形成第二层多晶硅层206。
本发明的关键还在于第二层多晶硅层206的形成。其中，第二层多晶硅层的厚度为400埃～700埃；第二层多晶硅层的横向宽度为0.2微米～0.3微米。
步骤26、参见图2f，透过第二层多晶硅层，进行源漏极离子注入，在半导体衬底中形成源漏极207。
其中，源漏极的深度不大于轻掺杂漏区的深度，源漏极被第二层多晶硅层覆盖，同时第二层多晶硅层还延伸到浅沟槽隔离上。源漏极的平面面积小于第二层多晶硅层的平面面积。
正是由于第二层多晶硅层206的形成，源漏极离子注入的时候，掺杂离子穿透第二层多晶硅层注入到MOS管源漏极区域，在图2f中，源漏注入结深度小于轻掺杂漏区(LDD)区注入结深度，并且被包裹在轻掺杂漏区(LDD区)中。而且，第二层多晶硅层覆盖了部分STI的表面，所以可以将源漏极的平面面积进一步缩小。对于简单的PN结电容来说，Cjunction＝Cj-bottom+Cj-sidewal,其中Cj-bottom为结底部电容，Cj-sidewall为结侧面电容；对于MOS器件来讲，结寄生电容Cjunction＝(CDB*CSB)/(CDB+CSB)，其中CDB为漏极与所在阱区的结电容，CSB为源极与所在阱区的结电容。缩小源漏极注入结的平面面积可以降低Cj-bottom，缩小源漏极注入结的注入深度可以降低Cj-sidewall。总之，缩小源漏极的平面面积和注入结深可以有效降低Cjunction。
综上所述，本发明根据公式Coff≈Coverlap+Cjunction，从两方面降低MOS管的寄生电容，在制作MOS的过程中，增加栅极轻掺杂掩蔽层，实现Coverlap的降低；以及增加第二层多晶硅层，实现Cjunction的降低。从而大大提高了器件的电学性能。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种金属氧化物半导体晶体管的制作方法，包括：
提供一定义有有源区的半导体衬底，在有源区的半导体衬底表面上依次形成栅氧化层和多晶硅栅极；
在所述多晶硅栅极的两侧形成栅极轻掺杂掩蔽层；
以多晶硅栅极和栅极轻掺杂掩蔽层为掩膜对半导体衬底进行离子注入，形成轻掺杂漏区；
在所述栅极轻掺杂掩蔽层的侧面形成侧壁层；
以多晶硅栅极、栅极轻掺杂掩蔽层以及侧壁层为遮蔽，在栅极两侧的半导体衬底表面沉积形成第二层多晶硅层；
透过第二层多晶硅层，进行源漏离子注入，在半导体衬底中形成源漏极。
2.如权利要求1所述的方法，其特征在于，所述源漏极的离子注入深度不大于轻掺杂漏区的离子注入深度。
3.如权利要求1所述的方法，其特征在于，所述第二层多晶硅层还延伸到浅沟槽隔离上。
4.如权利要求1所述的方法，其特征在于，所述第二层多晶硅层的厚度为400埃～700埃。
5.如权利要求1所述的方法，其特征在于，所述第二层多晶硅层的横向宽度为0.2微米～0.3微米。
6.如权利要求1所述的方法，其特征在于，所述源漏极被第二层多晶硅层覆盖。
7.如权利要求1所述的方法，其特征在于，所述源漏极的平面面积小于第二层多晶硅层的平面面积。
8.如权利要求1所述的方法，其特征在于，所述栅极轻掺杂掩蔽层的宽度为15纳米～35纳米。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160817 |
|
| RJ01 | Rejection of invention patent application after publication |