CN110176402A - 一种fdsoi pmos浅掺杂离子注入方法 - Google Patents
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Abstract
本发明提供一种FDSOI PMOS浅掺杂离子注入方法，至少包括：在有源区形成伪栅结构；淀积氮化硅，形成覆盖伪栅结构及其两侧有源区表面的氮化硅层；在伪栅结构两侧的有源区进行PLDD掺杂，形成源、漏扩展区；制作覆盖伪栅结构的硬掩膜层；去除伪栅结构上表面的硬掩膜层和氮化硅层，同时去除有源区表面的氮化硅层，在伪栅结构侧壁保留氮化硅层和硬掩膜层分别依次作为第一侧墙和第二侧墙；在源、漏扩展区上方的有源区上表面形成抬高的源、漏极。本发明可以有效抑制B元素的横向扩散，加强栅极对器件的控制能力，抑制短沟道效应，改善器件性能。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种FDSOI PMOS浅掺杂离子注入方法。
背景技术
随着CMOS技术的微缩化发展已促使半导体特征尺寸进入22nm及以下，体硅平面器件已经达到了等比例缩小的一个极限，增强的短沟道效应和较高的功耗等问题，使传统CMOS技术遇到前所未有的挑战。全耗尽超薄绝缘体上硅(FDSOI)技术作为下一代技术的有力竞争者，相对于体硅器件来说有很多优势。FDSOI器件主要由前栅极、较薄的硅沟道层(SOI)、超薄埋氧化物(BOX)和衬底硅组成，参考图1，图1显示为现有技术中的PDSOI结构示意图，其主要优点包括:超薄埋氧化物的隔离，有效减少寄生电容，提高器件频率和降低器件功耗；增强的短沟道效应控制能力；FDSOI器件不需要复杂的掺杂沟道工艺，避免了随机杂质波动(RDF)的问题；超薄埋氧化物下方的阱掺杂和背栅偏压(Back Bias)，可实现对器件阈值电压和Ion/Ioff的调节；且FDSOI工艺流程与传统体硅工艺兼容性非常好，便于从CMOS切换到FDSOI技术平台的研发。因此具有独特结构的FDSOI器件，能够有效的抑制短沟道效应，降低功耗，充分的发挥硅集成技术的潜力，是保证集成电路产业按照摩尔定律走势进行快速发展的一大利器。
当前FDSOI技术仍然不是很完善，还存在着一系列需要解决的问题。对于22nmFDSOI工艺来说，简单的缩小关键尺寸的大小，也已经无法满足器件性能的需求，尤其是PMOS器件，因为空穴迁移率比电子迁移率要低两倍，大量的研究表明SiGe工艺仍然是22nmFDSOI PMOS器件性能提升的关键。常用的SiGe工艺即在Si衬底上外延生长SiGe应变薄层，由于SiGe的晶格常数大于Si的晶格常数，就会在沟道中引入压应力，从而提高空穴载流子迁移率。这种CMOS SiGe工艺在FDSOI上并不能直接使用，主要是因为FDSOI上Si厚度太薄，为了实现沟道全耗尽，22nm FDSOI常用厚度大约只有5-10nm，超薄的SOI限制了SiGe生长深度，导致对Si晶格扩张能力非常有限，难以提升沟道载流子的迁移率，使得PMOS器件性能提升非常有限。且由于后续PSD工艺中的B直接离子注入进SiGe层后，经过后续热处理工艺B元素快速扩散，由于其特殊的埋氧层的存在，加剧了横向扩散的几率，导致B扩散进沟道中，使得PMOS沟道掺杂B(P阱)，导致其阈值电压急剧降低，短沟道效应加剧。
因此，需要提出一种新的方法来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种FDSOI PMOS浅掺杂离子注入方法，用于解决现有技术中PMOS中注入的硼横向扩散进沟道，导致阈值电压急剧降低，短沟道效应加剧的问题。
为实现上述目的及其他相关目的，本发明提供一种FDSOI PMOS浅掺杂离子注入方法，至少包括以下步骤：步骤一、在有源区形成伪栅结构；步骤二、淀积氮化硅，形成覆盖所述伪栅结构及其两侧有源区表面的氮化硅层；步骤三、在所述伪栅结构两侧的有源区进行PLDD掺杂，形成源、漏扩展区；步骤四、制作覆盖所述伪栅结构的硬掩膜层；步骤五、去除所述伪栅结构上表面的氮化硅层和硬掩膜层，同时去除所述有源区表面的氮化硅层，在所述伪栅结构侧壁保留氮化硅层和硬掩膜层分别依次作为第一侧墙和第二侧墙；步骤六、在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极。
优选地，步骤一中的所述伪栅结构下方的有源区具有硅沟道层，所述硅沟道层下方具有埋氧层，所述埋氧层下方为硅衬底。
优选地，所述伪栅结构与所述硅沟道之间具有氧化层。
优选地，所述伪栅结构为多晶硅结构。
优选地，步骤二中所述氮化硅层的厚度为50埃。
优选地，步骤三中在所述伪栅结构两侧的有源区进行PLDD掺杂的步骤为：先掺杂氟，之后再掺杂硼。
优选地，掺杂硼的方法为以倾角注入的方式进行。
优选地，采用刻蚀的方式去除步骤四中所述伪栅结构上表面以及所述有源区表面的氮化硅。
优选地，步骤五中形成的所述第二侧墙为含磷化合物的硬掩膜。
优选地，步骤六中在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极的方法包括步骤：1、在所述有源区沉积外延层；2、刻蚀该外延层形成分别位于所述源、漏扩展区上方的外延结构；3、对所述外延结构进行P+重掺杂。
优选地，步骤六中在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极的方法还包括步骤4、对进行了P+重掺杂后的所述外延结构进行退火处理。
优选地，步骤1中在所述有源区沉积的外延层材料为SiGe。
优选地，该方法用于22nm工艺的技术节点。
如上所述，本发明的FDSOI PMOS浅掺杂离子注入方法，具有以下有益效果：可以有效抑制B元素的横向扩散，加强栅极对器件的控制能力，抑制短沟道效应，改善器件性能。
附图说明
图1显示为现有技术中的PDSOI结构示意图；
图2显示为本发明的FDSOI PMOS浅掺杂离子注入方法流程图；
图3显示为本发明的FDSOI PMOS中制作伪栅极的结构示意图；
图4显示为本发明中制作FDSOI PMOS的PLDD工艺的结构示意图；
图5显示为本发明中制作FDSOI PMOS的抬高源漏极的结构示意图；
图6显示为本发明中制作FDSOI PMOS中在外延区掺杂的结构示意图；
图7显示为本发明中制作FDSOI PMOS中对抬高源漏极热处理的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
参考图2，图2显示为本发明的FDSOI PMOS浅掺杂离子注入方法流程图。本实施例提供一种FDSOI PMOS浅掺杂离子注入方法，包括以下步骤：
步骤一、在有源区形成伪栅结构；参考图3，图3显示为本发明的FDSOI PMOS中制作伪栅极的结构示意图；本发明优选地，步骤一中的所述伪栅结构06下方的有源区具有硅沟道层03，所述硅沟道层03下方具有埋氧层04，所述埋氧层04下方为硅衬底01。进一步地，所述伪栅结构06与所述硅沟道层03之间具有氧化层05。所述有源区由STI浅沟道隔离区02隔离。本实施例中，所述伪栅结构06为多晶硅结构。也就是说，所述伪栅结构06由多晶硅poly材料制成。
步骤二、淀积氮化硅，形成覆盖所述伪栅结构06及其两侧有源区表面的氮化硅层；参考图4，在所述伪栅结构06的侧壁和上表面淀积氮化硅层07，淀积该氮化硅层07的同时，所述氮化硅层07覆盖了所述伪栅结构06两侧有源区的上表面，因此，在所述有源区上表面、所述伪栅结构06的侧壁和上表面均形成氮化硅层。
步骤三、在所述伪栅结构06两侧的有源区进行PLDD掺杂，形成源、漏扩展区；参考图4，图4显示为本发明中制作FDSOI PMOS的PLDD工艺的结构示意图。在所述有源区进行的PLDD掺杂为P型轻掺杂，形成P型轻掺杂区域。该掺杂在所述伪栅结构06两侧的有源区上方的氮化硅层处进行，将P型轻掺杂离子注入至所述有源区内的硅沟道层，由于掺杂区域形成在所述伪栅结构06下方的两侧，该掺杂区域作为本发明FDSOI PMOS器件的源、漏扩展区08。
本发明中步骤三中在所述伪栅结构06两侧的有源区进行PLDD掺杂的步骤为：先掺杂氟，之后再掺杂硼。掺杂硼的方法为以倾角注入的方式进行。参考图4，也就是说，掺杂的硼以小角度倾角注入源/漏扩展区。
步骤四、制作覆盖所述伪栅结构06的硬掩膜层；所述硬掩膜层覆盖所述伪栅结构06的上表面和侧壁，该硬掩膜层形成于所述氮化硅层的表面。
步骤五、去除所述伪栅结构06上表面的硬掩膜层和氮化硅层，同时去除所述有源区表面的氮化硅层，在所述伪栅结构06侧壁保留氮化硅层和硬掩膜层分别依次作为第一侧墙和第二侧墙。
参考图5，本实施例去除所述伪栅结构06上表面以及所述有源区表面的硬掩膜层和氮化硅层的方法是采用刻蚀的方式去除。也就是说，将所述伪栅结构06上表面的硬掩膜层和氮化硅层刻蚀去除，同时将所述伪栅结构06两侧的所述有源区上表面的所述氮化硅层刻蚀去除，因此，只保留了所述伪栅结构06侧壁的氮化硅层，该氮化硅层为所述伪栅结构06的第一侧墙，同时保留依附于所述第一侧墙的硬掩膜层，该硬掩膜层作为所述伪栅结构06的第二侧墙09。
步骤六、在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极。参考图5图5显示为本发明中制作FDSOI PMOS的抬高源漏极的结构示意图。
本实施例中，步骤六中在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极10的方法包括步骤：1、在所述有源区沉积外延层；所述外延层材料为SiGe。该步骤中沉积的所述外延层覆盖所述有源区上表面和伪栅结构06的上表面。2、刻蚀该外延层形成分别位于所述源、漏扩展区上方的外延结构；将所述伪栅结构06的上表面的外延层去除，同时将所述有源区表面的外延层刻蚀形成具有形状的外延结构。3、对所述外延结构进行P+重掺杂。在所述外延结构中掺杂P型离子作为源漏极。如图6所示，图6显示为本发明中制作FDSOI PMOS中在外延区掺杂的结构示意图。
如图7所示，图7显示为本发明中制作FDSOI PMOS中对抬高源漏极热处理的结构示意图。本实施例中在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极的方法还包括步骤4、对进行了P+重掺杂后的所述外延结构进行退火处理。源漏极(S/D)热扩散后，F能有效抑制B元素的横向扩散，加强栅极对器件的控制能力，抑制短沟道效应，改善器件性能。
传统的PMOS LDD和SiGe EPI工艺是在氮化硅淀积后采用刻蚀工艺保留多晶硅poly上的氮化硅作为第一侧墙，去除有源区AA和伪栅结构06poly表面的氮化硅nitride，形成第一侧墙。之后进入SiGe外延层结构的制作，首先淀积保护层Hard mask nitride，之后进行PLDD浅掺杂B作为源/漏扩展区，再分别进行SiGe EPI、PSD和SD热处理工艺。PLDD和PSD一般选择离子注入B元素，提高PMOS器件性能和降低接触电阻。热处理工艺下PLDD和PSD的B会进行横向和纵向的扩散，而由于FDSOI埋氧层的存在，区别于常规CMOS结构，PMOS B的纵向扩散会被抑制，横向扩散会被加剧，导致器件的阈值电压VT急剧下降，器件在低压下即呈现开启状态，栅极对器件的控制急剧下降。
为解决B元素横向扩散进沟道导致VT降低的问题，本申请是在氮化硅第一侧墙淀积工艺之后，进行PLDD掺杂，且PLDD掺杂F，以小角度倾角注入源/漏扩展区，之后再注入硼B元素，后续于传统工艺一致。S/D热扩散后，F能有效抑制B元素的横向扩散，加强栅极对器件的控制能力，抑制短沟道效应，改善器件性能。
本发明的FDSOI PMOS浅掺杂离子注入方法用于22nm工艺的技术节点。
本发明还提供另一实施例
参考图2，图2显示为本发明的FDSOI PMOS浅掺杂离子注入方法流程图。本实施例提供一种FDSOI PMOS浅掺杂离子注入方法，包括以下步骤：
步骤一、在有源区形成伪栅结构06；参考图3，图3显示为本发明的FDSOI PMOS中制作伪栅极的结构示意图；本发明优选地，步骤一中的所述伪栅结构06下方的有源区具有硅沟道层03，所述硅沟道层03下方具有埋氧层04，所述埋氧层04下方为硅衬底01。进一步地，所述伪栅结构06与所述硅沟道层03之间具有氧化层。本实施例中，所述伪栅结构06为多晶硅结构。也就是说，所述伪栅结构06由多晶硅poly材料制成。
步骤二、淀积氮化硅，形成覆盖所述伪栅结构06及其两侧有源区表面的氮化硅层；参考图4，在所述伪栅结构06的侧壁和上表面淀积氮化硅层，淀积该氮化硅层的同时，所述氮化硅层覆盖了所述伪栅结构06两侧有源区的上表面，因此，在所述有源区上表面、所述伪栅结构06的侧壁和上表面均形成氮化硅层。本实施例中步骤二中所述氮化硅层的厚度为50埃。
步骤三、在所述伪栅结构06两侧的有源区进行PLDD掺杂，形成源、漏扩展区；参考图4，图4显示为本发明中制作FDSOI PMOS的PLDD工艺的结构示意图。在所述有源区进行的PLDD掺杂为P型轻掺杂，形成P型轻掺杂区域。该掺杂在所述伪栅结构06两侧的有源区上方的氮化硅层处进行，将P型轻掺杂离子注入至所述有源区内的硅沟道层，由于掺杂区域形成在所述伪栅结构06下方的两侧，该掺杂区域作为本发明FDSOI PMOS器件的源、漏扩展区08。
本发明中步骤三中在所述伪栅结构06两侧的有源区进行PLDD掺杂的步骤为：先掺杂氟，之后再掺杂硼。掺杂硼的方法为以倾角注入的方式进行。参考图4，也就是说，掺杂的硼以小角度倾角注入源/漏扩展区。
步骤四、制作覆盖所述伪栅结构06的硬掩膜层；所述硬掩膜层覆盖所述伪栅结构06的上表面和侧壁，该硬掩膜层形成于所述氮化硅层的表面。
步骤五、去除所述伪栅结构06上表面的硬掩膜层和氮化硅层，同时去除所述有源区表面的氮化硅层，在所述伪栅结构06侧壁保留氮化硅层和硬掩膜层分别依次作为第一侧墙和第二侧墙。
参考图5，本实施例去除所述伪栅结构06上表面以及所述有源区表面的硬掩膜层和氮化硅层的方法是采用刻蚀的方式去除。也就是说，将所述伪栅结构06上表面的硬掩膜层和氮化硅层刻蚀去除，同时将所述伪栅结构06两侧的所述有源区上表面的所述氮化硅层刻蚀去除，因此，只保留了所述伪栅结构06侧壁的氮化硅层，该氮化硅层为所述伪栅结构06的第一侧墙，同时保留依附于所述第一侧墙的硬掩膜层，该硬掩膜层作为所述伪栅结构06的第二侧墙。本实施例中步骤五中形成的所述第二侧墙为含磷化合物的硬掩膜。
步骤六、在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极。参考图5图5显示为本发明中制作FDSOI PMOS的抬高源漏极的结构示意图。
本实施例中，步骤六中在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极的方法包括步骤：1、在所述有源区沉积外延层；所述外延层材料为SiGe。该步骤中沉积的所述外延层覆盖所述有源区上表面和伪栅结构06的上表面。2、刻蚀该外延层形成分别位于所述源、漏扩展区上方的外延结构；将所述伪栅结构06的上表面的外延层去除，同时将所述有源区表面的外延层刻蚀形成具有形状的外延结构。3、对所述外延结构进行P+重掺杂。在所述外延结构中掺杂P型离子作为源漏极。如图6所示，图6显示为本发明中制作FDSOIPMOS中在外延区掺杂的结构示意图。
如图7所示，图7显示为本发明中制作FDSOI PMOS中对抬高源漏极热处理的结构示意图。本实施例中在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极的方法还包括步骤4、对进行了P+重掺杂后的所述外延结构进行退火处理。源漏极(S/D)热扩散后，F能有效抑制B元素的横向扩散，加强栅极对器件的控制能力，抑制短沟道效应，改善器件性能。
传统的PMOS LDD和SiGe EPI工艺是在氮化硅淀积后采用刻蚀工艺保留多晶硅poly上的氮化硅作为第一侧墙，去除有源区AA和伪栅结构06poly表面的氮化硅nitride，形成第一侧墙。之后进入SiGe外延层结构的制作，首先淀积保护层Hard mask nitride，之后进行PLDD浅掺杂B作为源/漏扩展区，再分别进行SiGe EPI、PSD和SD热处理工艺。PLDD和PSD一般选择离子注入B元素，提高PMOS器件性能和降低接触电阻。热处理工艺下PLDD和PSD的B会进行横向和纵向的扩散，而由于FDSOI埋氧层的存在，区别于常规CMOS结构，PMOS B的纵向扩散会被抑制，横向扩散会被加剧，导致器件的阈值电压VT急剧下降，器件在低压下即呈现开启状态，栅极对器件的控制急剧下降。
为解决B元素横向扩散进沟道导致VT降低的问题，本申请是在氮化硅第一侧墙淀积工艺之后，进行PLDD掺杂，且PLDD掺杂F，以小角度倾角注入源/漏扩展区，之后再注入硼B元素，后续于传统工艺一致。S/D热扩散后，F能有效抑制B元素的横向扩散，加强栅极对器件的控制能力，抑制短沟道效应，改善器件性能。
本发明的FDSOI PMOS浅掺杂离子注入方法用于22nm工艺的技术节点。
综上所述，本发明可以有效抑制B元素的横向扩散，加强栅极对器件的控制能力，抑制短沟道效应，改善器件性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (13)
1.一种FDSOI PMOS浅掺杂离子注入方法，其特征在于，至少包括以下步骤：
步骤一、在有源区形成伪栅结构；
步骤二、淀积氮化硅，形成覆盖所述伪栅结构及其两侧有源区表面的氮化硅层；
步骤三、在所述伪栅结构两侧的有源区进行PLDD掺杂，形成源、漏扩展区；
步骤四、制作覆盖所述伪栅结构的硬掩膜层；
步骤五、去除所述伪栅结构上表面的硬掩膜层和氮化硅层，同时去除所述有源区表面的氮化硅层，在所述伪栅结构侧壁保留氮化硅层和硬掩膜层分别依次作为第一侧墙和第二侧墙；
步骤六、在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极。
2.根据权利要求1所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：步骤一中的所述伪栅结构下方的有源区具有硅沟道层，所述硅沟道层下方具有埋氧层，所述埋氧层下方为硅衬底。
3.根据权利要求2所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：所述伪栅结构与所述硅沟道层之间具有氧化层。
4.根据权利要求3所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：所述伪栅结构为多晶硅结构。
5.根据权利要求1所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：步骤二中所述氮化硅层的厚度为50埃。
6.根据权利要求1所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：步骤三中在所述伪栅结构两侧的有源区进行PLDD掺杂的步骤为：先掺杂氟，之后再掺杂硼。
7.根据权利要求6所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：掺杂硼的方法为以倾角注入的方式进行。
8.根据权利要求1所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：采用刻蚀的方式去除步骤四中所述伪栅结构上表面以及所述有源区表面的氮化硅。
9.根据权利要求1所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：步骤五中形成的所述第二侧墙为含磷化合物的硬掩膜。
10.根据权利要求1所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：步骤六中在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极的方法包括步骤：1、在所述有源区沉积外延层；2、刻蚀该外延层形成分别位于所述源、漏扩展区上方的外延结构；3、对所述外延结构进行P+重掺杂。
11.根据权利要求10所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：步骤六中在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极的方法还包括步骤4、对进行了P+重掺杂后的所述外延结构进行退火处理。
12.根据权利要求10所述的FDSOI PMOS浅掺杂离子注入方法，其特征在于：步骤1中在所述有源区沉积的外延层材料为SiGe。
13.根据权利要求1所述的FDSOIPMOS浅掺杂离子注入方法，其特征在于：该方法用于22nm工艺的技术节点。
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