CN1595660A

CN1595660A - 一种体硅mos晶体管及其制作方法

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Publication number: CN1595660A
Application number: CN 200410009320
Authority: CN
Inventors: 张盛东; 张志宽; 陈文新; 韩汝琦
Original assignee: Peking University
Current assignee: Peking University; Semiconductor Manufacturing International Shanghai Corp
Priority date: 2004-07-09
Filing date: 2004-07-09
Publication date: 2005-03-16
Anticipated expiration: 2024-07-09
Also published as: CN100479188C

Abstract

本发明提供了一种体硅MOS晶体管结构及其制作方法。该体硅MOS晶体管，包括一栅电极，一栅介质层，一对栅电极侧墙介质层，一半导体体区，一源区和一漏区；栅电极位于栅介质层之上；栅介质位于半导体体区之上；半导体体区在栅电极两端的部分分别与源区和漏区相连；晶体管的源漏区的下方各有一绝缘层，绝缘层在结构上与栅电极是自对准的。在制备工艺上，绝缘层是通过填充栅电极两侧的硅槽形成，硅槽是通过自对准腐蚀栅电极两侧的体硅形成，源区和漏区是通过外延或CVD方法形成。本发明的MOS晶体管结构集SOI器件和体硅器件的优点于一体，同时消除或大大改善了SOI器件和体硅器件的主要缺点。

Description

一种体硅MOS晶体管及其制作方法

技术领域：

本发明属于半导体集成电路及其制造技术领域，尤其涉及一种体硅MOS晶体管及其制作方法。

背景技术：

集成电路尤其超大规模集成电路中的主要器件是金属-氧化物-半导体场效应晶体管(metal oxide semiconductor field effect transistor，简称MOSFET)。集成电路自发明以来，其在性能和功能上的进步是突飞猛进的。而这进步的取得则是简单地通过不断缩小器件的尺寸和增大芯片面积来实现的。器件尺寸的不断缩小，导致了电路性能的不断改善以及电路密度的不断增加，而芯片尺寸的不断扩大，促使了电路功能不断增多。因此MOSFET的几何尺寸一直在不断缩小，目前其特征尺寸已进入纳米尺度。在此区域，各种实际的和基本的限制开始出现，器件尺寸的进一步缩小正变得越来越困难。就常规的互补型金属-氧化物-半导体(complementarymetal-oxide-semiconductor，简称CMOS)集成电路技术而言，随着MOS器件特征尺寸(栅长度)的不断减小，为抑制短沟道效应，源漏结深也必须相应缩小。在体硅情况下，源漏区通常由离子注入或扩散掺杂来形成，而这些技术在体硅衬底上形成超浅结时，通常导致源漏寄生电阻、寄生电容以及泄漏电流的显著增加。源漏抬高的薄膜SOI(Silicon on Insulator)MOS技术可有效克服上述困难，但SOI内在的浮体效应大大增加了SOI技术进入超大规模集成电路应用的困难。因此，开发新的源漏技术对纳米尺度集成电路技术的发展是至关重要的。

发明内容：

本发明的目的是提供一种新结构的体硅MOS晶体管，其源漏位于绝缘层上。

本发明的第二个目的是提供一种制备上述源漏位于绝缘层上的体硅MOS晶体管的方法。

本发明的技术方案如下：

一种体硅MOS晶体管，包括一栅电极，一栅介质层，一对栅电极侧墙介质层，一半导体体区，一源区和一漏区；所述栅电极位于栅介质层之上；所述栅介质位于半导体体区之上；所述半导体体区在栅电极两端的部分分别与所述源区和漏区相连。所述晶体管的源漏区的下方各有一绝缘层；所述绝缘层在结构上与所述栅电极是自对准的。

上述源漏位于绝缘层上的体硅MOS晶体管的制备方法，包括以下步骤：

(1)在衬底上形成浅槽隔离场区；

(2)生长栅介质层；

(3)淀积栅电极层和牺牲介质层，接着光刻和刻蚀所淀积的牺牲介质层、栅电极层和栅介质层形成栅电极图形；

(4)淀积牺牲侧墙介质层，回刻后在栅电极两侧形成侧墙，且使两侧体硅表面露出；

(5)腐蚀所露出的体硅以形成硅槽；

(6)淀积一氧化硅层，经化学机械抛光(CMP)后腐蚀淀积的氧化硅至栅电极的介质侧墙的底部附近；

(7)腐蚀掉栅电极两侧和顶部的牺牲介质层后再淀积或热氧化生长形成另一薄介质层；

(8)低能量离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成新的栅电极侧墙；

(9)生长一半导体层，并经CMP处理，然后腐蚀该半导体层到希望的厚度；

(10)最后进入常规CMOS后道工序，包括，自对准硅化物制作，淀积钝化层、开接触孔以及金属化等，即可制得所述的源漏位于绝缘层上的体硅MOS晶体管及其集成电路。

本发明的优点和积极效果：本发明的体硅MOS晶体管结构的显著特征是晶体管的源漏区的绝大部分位于隐埋的绝缘层之上，其优点是：(1)抬高的源漏使得常规结构中的源漏穿通现象不再发生，因而具有更好的短沟道特性。(2)各种防穿通的但会增加源漏寄生电阻的衬底高掺杂不再需要，因此源漏电阻大幅减少。(3)大为减少的源漏pn结面积和低的衬底掺杂，导致源漏寄生电容小到可与SOI器件相比拟。(4)同样由于低的衬底掺杂浓度和小的源漏结面积，源漏结的泄漏电流也显著减小。(5)由于沟道区仍位于体衬底上，因此尽管新结构器件具有SOI器件的优良性能但不存在SOI器件的浮体效应。简言之，新结构器件集SOI器件和体硅器件的优点于一体，但同时消除了或大大改善了SOI器件和体硅器件的主要缺点。

附图说明：

图1为本发明具体实施例所描述的晶体管一部分的剖面结构示意图。

图2～图10依次示出了本发明的晶体管及其集成电路的主要制作工艺步骤，其中：

图2示意了制备过程中的浅槽隔离和栅介质生长。

图3示意了栅电极形成的工艺步骤。

图4示意了栅电极牺牲侧墙形成的工艺步骤。

图5示意了体硅腐蚀形成硅槽的工艺步骤。

图6示意了硅槽填充的工艺步骤。

图7示意了第二次栅电极侧墙形成的工艺步骤。

图8示意了源漏区多晶硅淀积和平坦化的工艺步骤。

图9示意了源漏区多晶硅减薄的工艺步骤。

图10示意了自对准硅化物形成的工艺步骤。

具体实施方式：

本发明所提出的晶体管的剖面图如图1所示。该晶体管形成于半导体单晶硅衬底上。

所述半导体衬底包括单晶硅体区10和浅槽介质隔离区40+50。

所述晶体管包括一栅电极结构1+1’+3、一栅介质层2、一半导体衬底10、一源区4+4’和一漏区5+5’。其中栅电极1位于栅介质层2之上；栅介质层2位于单晶硅体区10之上；所述源区4+4’和漏区5+5’的底部的一部分与单晶硅体区10相连。

栅结构包括导电的栅电极部分(1+1’)和一位于该栅电极两侧的绝缘介质侧墙层3。栅电极部分由重掺杂的半导体层1和其金属化合物1’组成；栅电极材料优选为多晶硅或多晶锗硅及其相应的金属化合物。栅电极的高度为80～150nm，长度小于65nm。绝缘介质侧墙层3为二氧化硅，其高度和宽度分别为80～150nm和10～30nm。

栅介质层2的优选材料为氮氧化硅，也可为氧化硅或高K材料。其等效氧化层厚度(equivalent oxide thickness，EOT)为0.5～2nm。

源区4+4’，和漏区5+5’分别位于绝缘层40和50之上。源区的下半部分4和漏区下半部分5均为半导体层，上半部分4’和5’是相应的金属半导体化合物。源漏区的材料为硅和金属硅化物，也可为锗硅和金属锗硅化物。源漏区的总厚度为35～75nm。

所述晶体管的制作方法的一具体例由图2至图10所示，包括以下步骤：

如图2所示，所用单晶硅衬底的晶向为(100)，体区10初始为轻掺杂。采用常规CMOS浅槽隔离技术制作有源区隔离层20和20’。接着生长栅介质层2。栅介质层2为二氧化硅，其厚度为1～1.5nm。栅介质的形成方法还可以为下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)。

如图3所示，淀积栅电极层多晶硅层1和牺牲介质层氮化硅29。多晶硅层1的厚度为80～150nm，氮化硅层29的厚度为20～40nm。接着采用常规CMOS工艺光刻和刻蚀所淀积的多晶硅层1和牺牲介质层氮化硅29。然后以形成的栅电极图形为掩膜腐蚀掉栅二氧化硅层2的裸露部分。所淀积的栅电极材料还可以为多晶锗硅合金。

如图4所示，用LPCVD淀积30～80nm的牺牲侧墙介质层氮化硅，接着用回刻(etch-back)技术在栅电极两侧形成宽度为25～75nm的氮化硅侧墙30。

如图5所示，以牺牲介质层氮化硅30和29掩膜腐蚀半导体体区10所显露的部分以形成硅槽。硅槽的深度为30～100nm。由于硅槽使以栅电极两侧的介质层氮化硅为掩膜而形成，故其结构与栅电极是自对准的。

如图6所示，采用CVD淀积一层二氧化硅，其厚度应大于介质层氮化硅29的表面到硅槽底部的距离。接着采用化学机械抛光(CMP)使表面平坦。再湿法腐蚀淀积的二氧化硅至体硅表面处以形成源漏隔离层40和50。既然隔离层40和50是硅槽的填充体，因此与栅电极也是自对准的。

如图7所示，用热磷酸腐蚀掉所有栅电极顶部和两侧的牺牲介质氮化硅层29和30。并热生长另一厚度为5～20nm的二氧化硅介质层，并以此为缓冲层，低能离子注入掺杂栅电极1和栅电极两侧的体区部分。对N型晶体管而言，掺杂剂为砷。对P型晶体管而言，掺杂剂为氟化硼。掺杂剂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3。注入能量低于1KeV。接着各向异性干法刻蚀所述离子注入缓冲层以形成栅电极侧墙3并使体区10在栅电极两侧的表面暴露。

如图8所示，生长半导体材料硅或锗硅合金。用化学机械抛光(CMP)技术使表面平坦化。生长方法可以是LPCVD或选择外延。

如图9所示，减薄生长的半导体材料硅或锗硅层至所需厚度，并光刻和刻蚀以形成源区4和漏区5。离子注入掺杂栅电极1，源区4和漏区5。对N型晶体管而言，掺杂剂为磷或砷或锑等。对P型晶体管而言，掺杂剂为硼或氟化硼或铟或镓等。掺杂剂浓度为1×10¹⁹cm^-3～5×10²⁰cm^-3。

如图10所示，以侧墙3为隔离层，采用常规CMOS技术在栅电极1，源区4和漏区5上自对准制作金属硅化物层1’、4’和5’。

最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的源漏位于绝缘层上的体硅MOS晶体管及其集成电路。

Claims

1.一种体硅MOS晶体管，包括一栅电极，一栅介质层，一对栅电极侧墙介质层，一半导体体区，一源区和一漏区；所述栅电极位于栅介质层之上；所述栅介质位于半导体体区之上；所述半导体体区在栅电极两端的部分分别与所述源区和漏区相连，其特征在于，所述晶体管的源漏区的下方各有一绝缘层，所述绝缘层在结构上与所述栅电极是自对准的。

2.如权利要求1所述的体硅MOS晶体管，其特征在于，所述栅介质层材料为下列材料之一：氧化硅、氮氧化硅、高k；其等效氧化硅厚度为0.5～2nm。

3.如权利要求1所述的体硅MOS晶体管，其特征在于，所述源漏区为半导体材料及其金属半导体化合物，所述半导体材料为硅或锗硅合金。

4.权利要求1所述的体硅MOS晶体管的制作方法，包括以下步骤：

(1)在衬底上形成浅槽隔离场区；

(2)生长栅介质层；

(3)淀积栅电极层和牺牲介质层，接着光刻和刻蚀形成栅电极图形；

(5)腐蚀所露出的体硅以形成硅槽；

(6)淀积一氧化硅层，经化学机械抛光后腐蚀淀积的氧化硅至栅电极的介质侧墙的底部附近；

(8)离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成新的栅电极侧墙；

(9)生长一半导体层，并经化学机械抛光处理，然后腐蚀该半导体层到希望的厚度；

(10)最后进入常规CMOS后道工序，即可制得所述的体硅MOS晶体管及其集成电路。

5.如权利要求4所述的制作方法，其特征在于，所述步骤(2)生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积、物理气相淀积。

6.如权利要求4所述的制作方法，其特征在于，所述步骤(3)中牺牲介质层材料为氮化硅，或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。

7.如权利要求4所述的制作方法，其特征在于，所述步骤(4)中牺牲侧墙介质层材料为氮化硅，或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。

8.如权利要求4所述的制作方法，其特征在于，所述步骤(9)中半导体层的生长方法是下列之一：选择外延法、选择化学气相淀积法或低压化学气相淀积法。